4.2 各個模塊的設計
在本設計中采用Altera公司EPM7064系列CPLD，程序使用VHDL語言編寫，并在Quartus II環(huán)境下編譯通過，程序主要有“采集模塊”和“讀數(shù)模塊”。采集模塊：在采集模塊中，共有5個并行進程，其中在進程1中，首先在主控計數(shù)器COUNT=10時開始結合內部時鐘COL信號來產生多路開關選通信號CNT，當COL='0'時: CNT=0000.COL='1'時：CNT=0001.以次類推一直到COL='15'時選通15路后，進程1停止。在進程2中，當主控計數(shù)器COUNT在130和150區(qū)間內時，且內部計數(shù)器信號COL在0~15范圍內,則開始打開AD，開始采集。在進程3中如果主控計數(shù)器COUNT=185~255時打開RAM的寫入狀態(tài)。在進程4中當主控制計數(shù)器count=200和220時，結合內部時鐘信號COL，分別選擇存入高4位、低8位或者幀計數(shù)。進程5：count=235遞推幀標志位和ADG506(模擬開關)選通標志位，具體見圖6所示。[4]

讀數(shù)模塊：讀數(shù)模塊共分為3個并行進程：在進程1中，當時鐘上升延時,且如果使能EN_R為高時，且電腦控制讀數(shù)口CPUCLK='1'時開始讀數(shù)。在進程2中，讀完一次數(shù)據(jù)后，將RAM地址遞推一次。進程3中，如果系統(tǒng)為讀數(shù)模塊有效時，數(shù)據(jù)將通過CPLD發(fā)送到MAX232通過異步串行的方法將數(shù)據(jù)上傳，具體見圖7所示。[5]
5 結束語
本文對多路數(shù)據(jù)采集系統(tǒng)的組成原理、單元電路設計、接口電路設計和系統(tǒng)控制程序設計進行了詳細的闡述，完成了多路信號數(shù)據(jù)采集系統(tǒng)軟硬件設計。使系統(tǒng)工作安全可靠，數(shù)據(jù)采集精度較高，抗干擾能力較強。具有良好的應用前景和很高的使用價值。
文章創(chuàng)新點：本文應用CPLD復雜可編程邏輯器件實現(xiàn)了：模擬／數(shù)字信號采集系統(tǒng)設計、異步串行數(shù)據(jù)傳輸?shù)燃夹g。并且通過使用多路切換開關循環(huán)采集的方法，實現(xiàn)對高速信號采集。有效控制了成本，提高了系統(tǒng)的完整性，可靠性，實用性。