基于PCI總線和CPLD的任意信號(hào)發(fā)生器設(shè)計(jì)
加入技術(shù)交流群
CPLD在系統(tǒng)中的主要作用是用來將PCI控制器傳輸過來的數(shù)據(jù)，經(jīng)過一定的算法處理，得到DDS外圍管腳的狀態(tài)及向DDS中寫入控制寄存器數(shù)值，使DDS根據(jù)配置信息產(chǎn)生所需要的信號(hào)。
本設(shè)計(jì)中使用的CPLD是Altera公司的7000S系列，工作電壓為5 V，具有192個(gè)宏單元，采用通用JTAG方式下載。CPLD與DDS之間的接口電路主要包括8位數(shù)據(jù)線D[7：O]。6位地址線ADD[5：0]，串并選擇信號(hào)PMODE，復(fù)位信號(hào)RESET，外部更新信號(hào)UDCLK、讀寫信號(hào)WR、RD和控制信號(hào)0RAMP、FDATA。如圖3所示。本文引用地址：http://cafeforensic.com/article/192108.htm
考慮到DDS信號(hào)輸出的實(shí)時(shí)性和減少CPLD的宏單元的占用，本設(shè)計(jì)中使用9052的IOWR#信號(hào)去觸發(fā)DDS的寫入信號(hào)WR。DDS控制寄存器的寫入方式有串行和并行兩種，由PMODE管腳控制，當(dāng)PMODE信號(hào)為高時(shí)，為并行寫入模式，當(dāng)PMODE信號(hào)為低時(shí)，為串行工作模式。由于設(shè)計(jì)中PCI9052寫入CPLD的數(shù)據(jù)為8位并行輸入，所以在這里選用了并行的方式向DDS的控制寄存器中寫入數(shù)據(jù)。寫入的時(shí)序如圖4所示。
CPLD的程序在Altera公司提供的QuartusⅡ開發(fā)系統(tǒng)下通過Verilog HDL語言來實(shí)現(xiàn)。在QuartusⅡ環(huán)境中，可以方便地對(duì)波形進(jìn)行仿真，便于查看和修改程序中可能存在的問題。QuartusⅡ仿真環(huán)境如圖5所示。
2．3 DDS輸出部分設(shè)計(jì)
DDS部分電路設(shè)計(jì)除了與CPLD之間的連接電路外，還有DDS的外圍電路設(shè)計(jì)。本系統(tǒng)中DDS的外圍電路主要包括電壓轉(zhuǎn)換、差分時(shí)鐘信號(hào)輸入和低通濾波器三個(gè)部分，如圖6所示。設(shè)計(jì)中的DDS采用的是AD公司的通用DDS芯片AD9852，芯片的工作電壓為3．3 V，最高系統(tǒng)時(shí)鐘為300 MHz。
在整個(gè)系統(tǒng)中，PCI9052和CPLD的工作電壓為5 V，所以需要將工作電壓由5 V轉(zhuǎn)換為DDS正常工作的3．3 V，設(shè)計(jì)中采用了專用的電壓轉(zhuǎn)換模塊，完成電壓轉(zhuǎn)換工作，為DDS及其外圍電路提供3．3 V工作電壓。
差分時(shí)鐘輸入模塊是為了DDS輸出信號(hào)能夠得到較好頻譜純凈度，本設(shè)計(jì)采用了20 MHz的有源晶振，通過MCl00LVEL16D芯片產(chǎn)生20 MHz的差分時(shí)鐘信號(hào)，作為DDS的外部輸入時(shí)鐘。
為了濾去不需要的頻率成分和抑制輸出信號(hào)的雜散，在信號(hào)的輸出部分，采用了一個(gè)π型結(jié)構(gòu)的LC低通濾波器，濾波器的結(jié)構(gòu)圖如圖7所示。
評(píng)論