關(guān)鍵詞：軟件；工具；編程；開發(fā)設(shè)計(jì)

Ｘｉｌｉｎｘ Ｆｏｕｎｄａｔｉｏｎ Ｆ３．１是Ｘｉｌｉｎｘ公司主要的可編程器件開發(fā)工具，它可用來(lái)開發(fā)Ｘｉｌｉｎｘ公司的Ｓｐａｒ-ｔａｎ? Ｖｉｒｔｅｘ? ＸＣ３０００? ＸＣ４０００? ＸＣ５２００ 系列的ＦＰＧＡ芯片和ＸＣ９５００系列的ＣＰＬＤ芯片。該平臺(tái)功能強(qiáng)大，主要用于百萬(wàn)邏輯門級(jí)的設(shè)計(jì)和１Ｇｂ／ｓ的高速通信內(nèi)核的設(shè)計(jì)。利用該系統(tǒng)可完成從設(shè)計(jì)構(gòu)想到比特流下載的全部過(guò)程。該平臺(tái)以工程管理器為主界面，同時(shí)集成了Ｘｉｌｉｎｘ公司以及其他公司的一些優(yōu)秀軟件。

１　組成和功能

該系統(tǒng)由設(shè)計(jì)入口工具、設(shè)計(jì)實(shí)現(xiàn)工具、設(shè)計(jì)驗(yàn)證工具三大部分構(gòu)成。設(shè)計(jì)入口工具包括原理圖編輯器、有限狀態(tài)機(jī)編輯器、硬件描述語(yǔ)言（ＨＤＬ）編輯器、ＬｏｇｉＢＬＯＸ模塊生成器、Ｘｉｌｉｎｘ內(nèi)核生成器等軟件。其功能是：接收各種圖形或文字的設(shè)計(jì)輸入，并最終生成網(wǎng)絡(luò)表文件。設(shè)計(jì)實(shí)現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、ＦＰＧＡ編輯器、ＦＰＧＡ寫入器等軟件。設(shè)計(jì)實(shí)現(xiàn)工具用于將網(wǎng)絡(luò)表轉(zhuǎn)化為配置比特流，并下載到器件。設(shè)計(jì)驗(yàn)證工具包括功能和時(shí)序仿真器、靜態(tài)時(shí)序分析器等，可用來(lái)對(duì)設(shè)計(jì)中的邏輯關(guān)系及輸出結(jié)果進(jìn)行檢驗(yàn)，并詳盡分析各個(gè)時(shí)序限制的滿足情況。

２　設(shè)計(jì)入口工具的使用

該系統(tǒng)設(shè)計(jì)入口工具中的內(nèi)核產(chǎn)生器是設(shè)計(jì)入口工具的重要部分。該部分可提供不少實(shí)用的模塊化內(nèi)核，具體涉及數(shù)學(xué)函數(shù)生成、數(shù)字信號(hào)處理、標(biāo)準(zhǔn)總線、通信與網(wǎng)絡(luò)等領(lǐng)域。其中既有比較器、計(jì)數(shù)器、復(fù)用器、編碼譯碼器等通用內(nèi)核，也有復(fù)數(shù)型快速傅立葉變換（ＦＦＴ）、有限沖擊響應(yīng)濾波器?ＦＩＲ?、除法器、雙通道數(shù)字振蕩器等專用內(nèi)核。用戶在使用時(shí)只要輸入幾個(gè)參數(shù)，即可自動(dòng)生成內(nèi)核。使用內(nèi)核產(chǎn)生器能大大擴(kuò)展設(shè)計(jì)能力并提高效率?從而跨越眾多底層復(fù)雜構(gòu)件的具體設(shè)計(jì)，并使系統(tǒng)級(jí)設(shè)計(jì)因此變得非常可行。

３　設(shè)計(jì)實(shí)現(xiàn)工具的使用

３．１ 使用限制編輯器

限制編輯器最簡(jiǎn)單的應(yīng)用就是預(yù)先指定各信號(hào)的管腳號(hào)碼。它可以用來(lái)定義時(shí)間組及組時(shí)序限制，例如定義所有受ＣＬＫ４Ｘ控制的鎖存器和觸發(fā)器為高速時(shí)間組，同時(shí)定義該組所要求的建立時(shí)間和保持時(shí)間等。

３．２ 使用基片規(guī)劃器（ＦｌｏｏｒＰｌａｎｎｅｒ）

通過(guò)基片規(guī)劃器可以手工設(shè)定任意模塊（表現(xiàn)為元素集合）或元素在ＦＰＧＡ中的位置，以進(jìn)行最底層的布置。由于設(shè)計(jì)引擎的自動(dòng)布線有較大隨機(jī)性，它往往會(huì)把高速模塊的組成元素布得過(guò)于分散，從而使一些時(shí)序限制得不到滿足。因此，使用者可在基片規(guī)劃器中把高速模塊元素相對(duì)集中放置。另外，對(duì)于系統(tǒng)級(jí)設(shè)計(jì)，在基片規(guī)劃器中用手工對(duì)各子系統(tǒng)模塊進(jìn)行合理定位，也會(huì)有效提高系統(tǒng)性能和頻率上限。

４　設(shè)計(jì)流程

對(duì)于系統(tǒng)級(jí)設(shè)計(jì)，應(yīng)使用基于原理圖的層次化設(shè)計(jì)，也就是以系統(tǒng)結(jié)構(gòu)原理圖作為頂層圖，然后自上而下構(gòu)造結(jié)構(gòu)圖，同時(shí)自下而上進(jìn)行具體化（用ＨＤＬ語(yǔ)言或元件互連關(guān)系表示出來(lái)）并功能性地仿真每個(gè)模塊和子圖，以保證每層邏輯關(guān)系都正確。在根據(jù)頂層原理圖進(jìn)行具體化并進(jìn)行功能仿真后，添加必要的輸入輸出元件即可合成系統(tǒng)網(wǎng)絡(luò)表。之后，系統(tǒng)將自動(dòng)運(yùn)行流程引擎（包括翻譯、映射、放置和布線、生成比特流），并利用流程引擎產(chǎn)生的時(shí)序信息進(jìn)行時(shí)序仿真和時(shí)序分析。最后，再用修改入口設(shè)計(jì)、設(shè)置各種屬性和限制、調(diào)整基片布局等方法修改設(shè)計(jì)，直到達(dá)到設(shè)計(jì)要求為止。在完成了上述全部工作之后，便可以將優(yōu)化后的配置比特流下載到ＰＲＯＭ芯片中。圖１給出了一個(gè)對(duì)ＦＰＧＡ進(jìn)行設(shè)計(jì)的流程圖。