并行測(cè)試方案

雖然降低總COT受多個(gè)變數(shù)的影響，但實(shí)施多點(diǎn)測(cè)試和并行測(cè)試來改進(jìn)吞吐率無疑是主要方法。最新一代ATE系統(tǒng)采用多端口體系結(jié)構(gòu)，支持成組的和待測(cè)器件功能相匹配的測(cè)試儀資源結(jié)構(gòu)。

實(shí)現(xiàn)上述目標(biāo)的兩個(gè)主要功能是每端口定時(shí)發(fā)生器和每端口序列發(fā)生器，前者與測(cè)試芯核的頻率相匹配;后者可工作在不同測(cè)試模式并自動(dòng)地執(zhí)行序列指令。每引腳多端口方案比上述方案更進(jìn)一步，將ATE系統(tǒng)的數(shù)字和模擬兩種資源的粒度細(xì)分至每個(gè)引腳。測(cè)試典型SoC的必備的資源結(jié)構(gòu)實(shí)例包括：用作通信處理器的DSP、存儲(chǔ)器，以及與模擬IF或RF前端接口的ADC和DAC。在本場(chǎng)合，數(shù)字引腳配置成掃描模式，用來測(cè)試DSP芯核(見圖2)。

ADC塊需要任意波形發(fā)生器(Arb)和數(shù)字通道，數(shù)字通道處于捕獲模式來采集與分析ADC的輸出。DAC則需要多個(gè)數(shù)字通道組成的端口，用數(shù)字源存儲(chǔ)器(DSM)或波形存儲(chǔ)器段以及波形數(shù)字化儀來測(cè)試。每個(gè)端口能自動(dòng)地工作在不同的測(cè)試頻率，執(zhí)行不同的序列指令。

由于測(cè)試系統(tǒng)已在每個(gè)引腳基礎(chǔ)上進(jìn)行分段，通過復(fù)制測(cè)試矢量的映象和每測(cè)試點(diǎn)使用的引腳上序列，應(yīng)用軟件能自動(dòng)地管理絕大部分多測(cè)試點(diǎn)的控制。

并發(fā)測(cè)試是多端口測(cè)試的擴(kuò)充，讓這些芯核并行地進(jìn)行測(cè)試。當(dāng)然，器件中每個(gè)芯核應(yīng)是ATE系統(tǒng)可獨(dú)立地訪問和控制的，能獨(dú)立工作的。將每個(gè)器件芯核串行測(cè)試的純序列流修改為多個(gè)器件芯核并行測(cè)試的序列流，能大大減少測(cè)試執(zhí)行時(shí)間(圖3)。

在大規(guī)模器件(如無線基帶SoC處理器)中，有無數(shù)個(gè)模擬芯核，并行地測(cè)試這些芯核需要大量的模擬資源。若按4個(gè)測(cè)試點(diǎn)，全并行、并發(fā)測(cè)試式計(jì)算，需提供28個(gè)數(shù)字化儀，這在當(dāng)前的ATE系統(tǒng)中還難以實(shí)現(xiàn)。

一種新型模塊體系結(jié)構(gòu)

測(cè)試當(dāng)前消費(fèi)品器件中使用的各種模擬芯核，需要高度并行，低開銷的解決方案。若在每個(gè)模塊中組合幾個(gè)模塊功能，能相應(yīng)地減少每個(gè)模擬模塊的占用空間，這樣，就有更多的空間留給必需的數(shù)字模塊。一個(gè)內(nèi)置8個(gè)獨(dú)立Arb或數(shù)字化儀單元的模塊具有靈活地配置的優(yōu)點(diǎn)：或只用作數(shù)字化儀單元，或是數(shù)字化義與Arb單元的組合。

降低消費(fèi)類器件測(cè)試的COT不僅要解決ATE測(cè)試系統(tǒng)的并行測(cè)試方案，還要減少并行測(cè)試帶來的ATE開銷。多芯核是當(dāng)前SoC消費(fèi)類器件的主要特征，在對(duì)ATE硬件進(jìn)行體系結(jié)構(gòu)改進(jìn)時(shí)同樣要考慮上面兩個(gè)因素，這樣才能得到最佳的測(cè)試解決方案。