3．1．2 DUC測(cè)試方法
信號(hào)源輸出頻率為1 kHz，幅度為100μV的正弦波到本系統(tǒng)的音頻信號(hào)輸入端，本系統(tǒng)的中頻信號(hào)輸出端接至頻譜儀進(jìn)行測(cè)試。測(cè)試結(jié)果如圖7所示。

上述實(shí)現(xiàn)方案用于實(shí)際電臺(tái)中，通過大量的室內(nèi)測(cè)試和室外遠(yuǎn)距離測(cè)試，通話效果良好，實(shí)測(cè)性能指標(biāo)達(dá)到國(guó)內(nèi)領(lǐng)先水平。并且由于采用了純數(shù)字的中頻處理技術(shù)，使電臺(tái)的成本控制、可靠性、可維護(hù)性、整機(jī)的體積和功耗，以及功能的可擴(kuò)充性都得到極大的改善。
3．2 測(cè)試結(jié)果分析
圖6(a)在100μV信號(hào)輸入幅度下，音頻在600 Ω，輸出2．45 V的情況下音頻失真度1％；圖6(b)在滿足SINAD=12 dB的時(shí)候，中頻信號(hào)輸入幅度為12．3 μV即可，完全滿足接收系統(tǒng)要求(系統(tǒng)要求中頻信號(hào)輸入幅度為50μV要滿足SINAD=12 dB)。
由圖7(a)可見，在近端(10 kHz)滿足信噪比大于等于50 dB。近端無(wú)雜散；由圖7(b)可見，在遠(yuǎn)端(200 kHz)雜散抑制大于等于70 dB。

5 結(jié)語(yǔ)
本文設(shè)計(jì)了一種短波民用電臺(tái)的中頻數(shù)字處理單元及基于FPGA的實(shí)現(xiàn)方法，同時(shí)也對(duì)音頻信號(hào)的處理流程做出分析研究。由于FPGA在設(shè)計(jì)和修改上的靈活性，使其比ASIC更加適合實(shí)現(xiàn)數(shù)字上下變頻及多模式調(diào)制解調(diào)功能。本文方案測(cè)試結(jié)果性能良好，已在實(shí)際軟件無(wú)線電電臺(tái)中得到應(yīng)用，具有推廣應(yīng)用價(jià)值。