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          基于AD7762和FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計

          作者: 時間:2012-08-10 來源:網(wǎng)絡(luò) 收藏

          控制A/D的程序流程圖如圖6所示。程序編譯后生成的A/D轉(zhuǎn)換器的控制模塊如圖7所示。

          本文引用地址:http://cafeforensic.com/article/193417.htm

          j.JPG


          模塊中ad_data_bus[15.0]與的IO口進行連接。ad_rst_n是A/D的復(fù)位信號,而rst_n是系統(tǒng)的復(fù)位信號。ad_mclk外接40 MHz晶振,進入A/D后經(jīng)過寄存器設(shè)置進行二分頻。ad_sync是同步信號,可以同步多片C,此處不操作。
          將程序通過的JTAG口下載到硬件系統(tǒng),進行仿真得到的A/D模塊仿真結(jié)果如圖8所示。

          a.JPG


          對A/D進行仿真。從仿真圖中可以看出,A/D產(chǎn)生l.JPG低電平后才開始根據(jù)k.JPG的高低電平控制傳輸數(shù)據(jù)。
          3.3 FIFO數(shù)據(jù)緩存模塊
          FIFO用于存儲接收的A/D采集的數(shù)據(jù),F(xiàn)IFO模塊的讀時鐘受前端A/D模塊巾的data_valid信號控制,寫時鐘由后面的串口模塊產(chǎn)生,已達(dá)到FIFO數(shù)據(jù)讀取與串口傳輸?shù)臄?shù)據(jù)一致。保證數(shù)據(jù)準(zhǔn)確地通過串口傳輸?shù)缴衔粰C。FIFO的讀寫控制信號分別由wrfull和rdempty控制,F(xiàn)IFO模缺如圖9所示。

          m.JPG


          3.4 串口數(shù)據(jù)傳輸模塊
          串口模塊的開啟和關(guān)閉信號tx_en受FIFO模塊的讀信號rdreq控制。

          n.JPG



          4 結(jié)束語
          系統(tǒng)設(shè)計中,內(nèi)部設(shè)置差分放大器和靈活設(shè)置的寄存器,使得外部的電路設(shè)計簡單且成本低。FPGA控制更為靈活方便,若想改變A/D的工作狀態(tài)只需要更改寄存器的設(shè)置內(nèi)容即可。減少外部控制線的數(shù)量,使系統(tǒng)減小干擾,更為可靠。若將此系統(tǒng)作為音頻信號分析系統(tǒng)的前端,將使整個系統(tǒng)的穩(wěn)定度及精確度得到提高。


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          關(guān)鍵詞: 7762 FPGA AD 數(shù)據(jù)采集

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