3 硬件設計
3．1 目標系統(tǒng)高速時鐘電路的設計
通過LMX2531的標準的三線串行接口(CLK，DATA，LE)對其編程，以控制LMX2531能夠輸出期望的頻率。時鐘輸出頻率大小的計算公式為：
fout=N×(OSCin/R) (1)
其中，N=Ninteger+Nfractional(包括整數(shù)和小數(shù)兩部分)，Ninteger的值即為Ⅳ分頻器的值，Nfractional的值包括NUM和DEN兩部分的值，R代表R分頻器的值，OSCin為參考時鐘輸入值。R分頻器的值可以由用戶在1，2，4,8，16,32中任選一個，而且參考時鐘輸入OSCin和輸出頻率fout也是用戶自己決定的。根據(jù)設計要求，確定各個寄存器的具體取值，將計算好的數(shù)據(jù)寫入芯片內的11個24位控制寄存器，從而得到ADC需要的1 GHz的時鐘。
3．2 AT84AD001工作模式的設置
AT84AD001的工作時序如圖2所示。I，Q通道ADC都使用I通道輸入模擬信號，I通道工作時鐘頻率為1 GHz，Q通道的工作時鐘與I通道工作時鐘同頻反相，在這種模式下，通過兩個實時采樣率為1 Gsps的ADC按照交替方式并行采樣，將得到的數(shù)據(jù)按照一定的輸出格式拼合成2 Gsps的數(shù)據(jù)流。

3．3 FPGA內部邏輯模塊介紹
FPGA內部邏輯模塊主要包括：
1)時基電路模塊：接收AT84AD001的輸出數(shù)據(jù)同步鎖存時鐘作為FPGA內部的工作時鐘，并且為數(shù)據(jù)采集系統(tǒng)提供時間基準尺度。
2)數(shù)據(jù)采集接口、存儲接口模塊：利用
FPGA的串行收發(fā)器SERDES(Serializer／Deserializer)和動態(tài)相位對準DPA(Dynamic Phase Alignment)電路接收LVDS格式、1 Gbps速率的差分數(shù)據(jù)流，并且對其降頻，然后根據(jù)差分通道和ADC數(shù)據(jù)位的對應順序以及接收器數(shù)據(jù)的輸出格式，設計恢復電路，將64位的數(shù)據(jù)按采樣點的格式恢復為8個采樣點，最后在FPGA與片外存儲器之間建立數(shù)據(jù)存儲接口，將數(shù)據(jù)按照一定的速率和格式寫入片外存儲器。
3)采集控制模塊：利用采集狀態(tài)機，配合軟件系統(tǒng)完成對整個采集過程進行管理，按照設定的預觸發(fā)和后觸發(fā)數(shù)據(jù)量完成成整個采集工程。
4)觸發(fā)控制模塊：用來實現(xiàn)信號特征點的捕捉及波形顯示的同步。
5)計算系統(tǒng)接口模塊：完成FPGA和DSP之間的通信。
其中，采集狀態(tài)機作為采集控制模塊的核心，負責整個數(shù)據(jù)采集過程的控制，具有舉足輕重的地位。它是一個用VHDL語言編制的狀態(tài)機，其狀態(tài)轉換如圖3所示。圖3中狀態(tài)轉換所涉及的采集狀態(tài)說明如表1所示。

4 數(shù)據(jù)采集系統(tǒng)監(jiān)控軟件設計
為了便于測試整個硬件的工作，在DSP中編制了簡單的監(jiān)控程序，程序流程圖如圖4所示。首先，DSP調用時鐘芯片和ADC的初始化程序，完成對高速時鐘電路和采集電路的初始化，使其工作在目標系統(tǒng)所需要的工作模式下；然后發(fā)出采集開始命令，數(shù)據(jù)采集系統(tǒng)進入采集過程；延遲一段時間以后，查詢采集結束標志；當?shù)弥杉^程結束時，便從RAM中讀取波形數(shù)據(jù)，經過分析處理后送去顯示。