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          PCI總線互連之時序分析與仿真驗證

          作者: 時間:2016-12-15 來源:網(wǎng)絡(luò) 收藏

          1. 信號完整性仿真的一個實例說明

          PCB設(shè)計與仿真背景介紹:10Gb網(wǎng)絡(luò)交換基板(Basecard)。一些參考設(shè)計數(shù)據(jù)列舉如下:

          a. 基板特點。雙ixp2800網(wǎng)絡(luò)處理器設(shè)計,可支持多口百兆電口與多口1Gb以太網(wǎng)業(yè)務(wù)及OC-192 10Gb業(yè)務(wù)數(shù)據(jù)端口等光口,64位/66MHz CPCI(Compact PCI)底板接口。

          b. 網(wǎng)絡(luò)處理器(NPU)。Intel ixp2800主芯片,16個集成微引擎(實現(xiàn)超高速數(shù)據(jù)層并行處理能力),工作速率為1.4 GHz;一個XScale內(nèi)核(核心管理器),工作速率為700MHz。

          c. 集成高速內(nèi)存控制器。工業(yè)標(biāo)準(zhǔn)RDRAM,工作速率為800/1,066MHz,峰值速率為2.1GBps,QDRII SRAM,工作速率為233MHz,每通道峰值速率為1.9GBps。

          d. 集成媒介交換接口。2個單向16位的LVDS差分信號,工作速率為500MHz,SPI-4或CSIX協(xié)議。

          2. PCI總線的仿真與驗證

          圖3描述了整板PCI設(shè)備之間的互連關(guān)系。如圖3所示,設(shè)備互連關(guān)系較復(fù)雜,如何保證正確的時序是設(shè)計成功與否的關(guān)鍵。


          圖3:PCI設(shè)備互連關(guān)系圖

          圖4給出了經(jīng)提取的N_PCI_AD23(有IDSEL信號功能)的拓?fù)浣Y(jié)構(gòu)圖(Topology),表示主域(host domain)端的電路連接關(guān)系。


          圖4:N_PCI_AD23信號拓?fù)浣Y(jié)構(gòu)圖

          經(jīng)過對仿真與驗證階段的仿真參數(shù)的調(diào)整、仿真的實施(仿真模型在布局階段已作建立),得到如下建立與保持時間(setup/hold)數(shù)據(jù),見表1。


          表1:PCI地址/數(shù)據(jù)復(fù)用總線的setup/hold時序表

          由于為64位總線,本表僅列舉了部分總線信號數(shù)據(jù),同時列舉了相關(guān)PCI規(guī)范(ver2.3)要求,以作對比并形成判斷的基準(zhǔn)。本處省略公共時鐘(common-clock)總線時序的理論推導(dǎo)與數(shù)據(jù)分析,只作設(shè)計結(jié)果的數(shù)據(jù)分析與驗證。表1中的3ns/0ns的setup/hold數(shù)據(jù)來源于PCI局部總線規(guī)范REV2.3。

          對設(shè)計提取的表示點對點的連接關(guān)系的N_PCI_REQ(總線請求與授權(quán)信號)時序表數(shù)據(jù)簡要摘錄如下:規(guī)范要求的setup/hold為5ns/0ns,實際范圍在5.824-7.292ns/3.443-5.426ns之間,由此數(shù)據(jù)可知,setup/hold較其它總線時序?qū)捤珊芏唷?p>

          經(jīng)過對所有PCI總線相關(guān)信號的仿真數(shù)據(jù)的分析,包括主域與應(yīng)用域(utility domain)端,可以得出結(jié)論,本環(huán)節(jié)設(shè)計合格,可以進(jìn)行其它環(huán)節(jié)的仿真與驗證。

          參考文獻(xiàn)

          1.IXP2800 NPU DATASHEET,Intel Corporation.

          2.STEPHEN H.HALL,GARRETT W.HALL,JAMES A.MCCALL.HIGN-SPEED DIGITAL SYSTEM DESIGN.


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