VHDL結(jié)構(gòu)體的數(shù)據(jù)流描述法
【例1-7】 用數(shù)據(jù)流描述法設(shè)計(jì)8位比較器
LIBRARY IEEE;
USE IEEE std_logic_1164.ALL;
ENTITY comparator IS
PORT (a,b:IN std_logic_vector(7 downto 0);
g:out std_logic);
END comparator;
ARCHITECTURE dataflow OF comp IS
BEGIN
G =1 when (a = b) else0;
END dataflow;
上述程序設(shè)計(jì)的數(shù)據(jù)流程為:當(dāng)a=b時(shí),G=1;其余時(shí)間G=0。注意,數(shù)據(jù)流描述的句法與行為描述的句法是不一樣的。
cale—when:條件信號(hào)賦值語(yǔ)句。
with—select—when:選擇信號(hào)賦值語(yǔ)句。
這兩種語(yǔ)句是數(shù)據(jù)流描述法常用的語(yǔ)法,同樣采用布爾方程,也可用數(shù)據(jù)流描述法,如例1-8所示。
【例1-8】 用布爾方程的數(shù)據(jù)流描述法設(shè)計(jì)的8位比較器
LIBRARY IEEE;
USE IEEE std_logic_1164.ALL;
ENTITY comparator IS
PORT (a,b:IN std_logic_vector(7 downto 0);
g:out std_logic);
END comparator;
ARCHITECTURE bool OF comparator IS
BEGIN
g<=not(a(0)xorb(0))
and not(a(1)xorb(1))
and not(a(2)xorb(2))
and not(a(3)xorb(3))
and not(a(4)xorb(4))
and not(a(5)xorb(5))
and not(a(6)xorb(6))
and not(a(7)xorb(7));
END bool;
布爾方程的數(shù)據(jù)流描述法描述了信號(hào)的數(shù)據(jù)流的路徑。這種描述法比例1-6的結(jié)構(gòu)體復(fù)雜,因?yàn)槔?-6的結(jié)構(gòu)體描述與端口結(jié)構(gòu)無(wú)關(guān)。只要a=b,G就輸出1,與a、b的大小無(wú)關(guān)。而例1-7是一個(gè)8位比較器,布爾方程定義的端口尺寸為8位。
數(shù)據(jù)流描述法采用并發(fā)信號(hào)賦值語(yǔ)句,而不是進(jìn)程順序語(yǔ)句。一個(gè)結(jié)構(gòu)體可以有多重信號(hào)賦值語(yǔ)句,且語(yǔ)句可以并發(fā)執(zhí)行。
評(píng)論