14.組合邏輯的注意事項

　　(1)避免組合邏輯反饋環(huán)路(容易毛刺、振蕩、時序違規(guī)等)。

　　解決:A.牢記任何反饋回路必須包含寄存器;B.檢查綜合、實現(xiàn)報告的warning信息,發(fā)現(xiàn)反饋回路(combinaTIonal loops)后進行相應修改。

　　(2)替換延遲鏈。

　　解決:用倍頻、分頻或者同步計數(shù)器完成。

　　(3)替換異步脈沖產(chǎn)生單元(毛刺生成器)。

　　解決:用同步時序設計脈沖電路。

　　(4)慎用鎖存器。

　　解決方式:

　　A、使用完備的if…else語句;

　　B、檢查設計中是否含有組合邏輯反饋環(huán)路;

　　C、對每個輸入條件,設計輸出操作,對case語句設置default 操作。特別是在狀態(tài)機設計中,最好有一個default的狀態(tài)轉(zhuǎn)移,而且每個狀態(tài)最好也有一個default的操作。

　　D、如果使用case語句時,特別是在設計狀態(tài)機時,盡量附加綜合約束屬性,綜合為完全條件case語句。

　　小技巧:仔細檢查綜合器的綜合報告,目前大多數(shù)的綜合器對所綜合出的latch都會報“warning”,通過綜合報告可以較為方便地找出無意中生成的latch。

　　15.時鐘設計的注意事項

　　同步時序電路推薦的時鐘設計方法:時鐘經(jīng)全局時鐘輸入引腳輸入,通過FPGA內(nèi)部專用的PLL或DLL進行分頻/倍頻、移相等調(diào)整與運算,然后經(jīng)FPGA內(nèi)部全局時鐘布線資源驅(qū)動到達芯片內(nèi)所有寄存器和其他模塊的時鐘輸入端。

　　FPGA設計者的5項基本功:仿真、綜合、時序分析、調(diào)試、驗證。

　　對于FPGA設計者來說,練好這5項基本功,與用好相應的EDA工具是同一過程,對應關系如下:

　　仿真:Modelsim, Quartus II(Simulator Tool)

　　2. 綜合:Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

　　3. 時序:Quartus II (TImeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)

　　4. 調(diào)試:Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

　　5. 驗證:Modelsim, Quartus II(Test Bench Template Writer)

　　掌握HDL語言雖然不是FPGA設計的全部,但是HDL語言對FPGA設計的影響貫穿于整個FPGA設計流程中,與FPGA設計的5項基本功是相輔相成的。

　　對于FPGA設計者來說,用好“HDL語言的可綜合子集”可以完成FPGA設計50%的工作——設計編碼。

　　練好仿真、綜合、時序分析這3項基本功,對于學習“HDL語言的可綜合子集”有如下幫助:

　　通過仿真,可以觀察HDL語言在FPGA中的邏輯行為。

　　通過綜合,可以觀察HDL語言在FPGA中的物理實現(xiàn)形式。

　　通過時序分析,可以分析HDL語言在FPGA中的物理實現(xiàn)特性。

　　對于FPGA設計者來說,用好“HDL語言的驗證子集”,可以完成FPGA設計另外50%的工作——調(diào)試驗證。

　　搭建驗證環(huán)境,通過仿真的手段可以檢驗FPGA設計的正確性。

　　2.全面的仿真驗證可以減少FPGA硬件調(diào)試的工作量。

　　3.把硬件調(diào)試與仿真驗證方法結(jié)合起來,用調(diào)試解決仿真未驗證的問題,用仿真保證已經(jīng)解決的問題不在調(diào)試中再現(xiàn),可以建立一個回歸驗證流程,有助于FPGA設計項目的維護。

　　FPGA 設計者的這5項基本功不是孤立的,必須結(jié)合使用,才能完成一個完整的FPGA設計流程。反過來說,通過完成一個完整的設計流程,才能最有效地練習這5項基本功。對這5項基本功有了初步認識,就可以逐個深入學習一些,然后把學到的知識再次用于完整的設計流程。如此反復,就可以逐步提高設計水平。采用這樣的循序漸進、螺旋式上升的方法,只要通過培訓入了門,就可以自學自練,自我提高。

　　市面上出售的有關FPGA設計的書籍為了保證結(jié)構(gòu)的完整性,對 FPGA設計的每一個方面分開介紹,每一方面雖然深入,但是由于缺少其他相關方面的支持,讀者很難付諸實踐,只有通讀完全書才能對FPGA設計獲得一個整體的認識。這樣的書籍,作為工程培訓指導書不行,可以作為某一個方面進階的參考書。

　　對于新入職的員工來說,他們往往對FPGA的整體設計流程有了初步認識,5項基本功的某幾個方面可能很扎實。但是由于某個或某幾個方面能力的欠缺,限制了他們獨自完成整個設計流程的能力。入職培訓的目的就是幫助他們掌握整體設計流程,培養(yǎng)自我獲取信息的能力,通過幾個設計流程來回的訓練,形成自我促進、自我發(fā)展的良性循環(huán)。在這一過程中,隨著對工作涉及的知識的廣度和深度的認識逐步清晰,新員工的自信心也會逐步增強,對個人的發(fā)展方向也會逐步明確,才能積極主動地參與到工程項目中來。

　　最后總結(jié)幾點:

　　1)看代碼,建模型

　　只有在腦海中建立了一個個邏輯模型,理解FPGA內(nèi)部邏輯結(jié)構(gòu)實現(xiàn)的基礎,才能明白為什么寫Verilog和寫C整體思路是不一樣的,才能理解順序執(zhí)行語言和并行執(zhí)行語言的設計方法上的差異。在看到一段簡單程序的時候應該想到是什么樣的功能電路。

　　2)用數(shù)學思維來簡化設計邏輯

　　學習FPGA不僅邏輯思維很重要,好的數(shù)學思維也能讓你的設計化繁為簡,所以啊,那些看見高數(shù)就頭疼的童鞋需要重視一下這門課哦。舉個簡單的例子,比如有兩個32bit的數(shù)據(jù)X[31:0]與Y[31:0]相乘。當然,無論Altera還是Xilinx都有現(xiàn)成的乘法器IP核可以調(diào)用,這也是最簡單的方法,但是兩個32bit的乘法器將耗費大量的資源。那么有沒有節(jié)省資源,又不太復雜的方式來實現(xiàn)呢?我們可以稍做修改:

　　將X[31:0]拆成兩部分X1[15:0]和X2[15:0],令X1[15:0]=X[31:16],X2[15:0]=X[15:0],則X1左移16位后與X2相加可以得到X;同樣將Y[31:0]拆成兩部分Y1[15:0]和Y2[15:0],令 Y1[15:0]=Y[31:16],Y2[15:0]=Y[15:0],則Y1左移16位后與Y2相加可以得到Y(jié);則X與Y的相乘可以轉(zhuǎn)化為X1和X2 分別與Y1和Y2相乘,這樣一個32bit*32bit的乘法運算轉(zhuǎn)換成了四個16bit*16bit的乘法運算和三個32bit的加法運算。轉(zhuǎn)換后的占用資源將會減少很多,有興趣的童鞋,不妨綜合一下看看,看看兩者差多少。

　　3)時鐘與觸發(fā)器的關系

　　“時鐘是時序電路的控制者” 這句話太經(jīng)典了,可以說是FPGA設計的圣言。FPGA的設計主要是以時序電路為主,因為組合邏輯電路再怎么復雜也變不出太多花樣,理解起來也不沒太多困難。但是時序電路就不同了,它的所有動作都是在時鐘一拍一拍的節(jié)奏下轉(zhuǎn)變觸發(fā),可以說時鐘就是整個電路的控制者,控制不好,電路功能就會混亂。

　　打個比方,時鐘就相當于人體的心臟,它每一次的跳動就是觸發(fā)一個 CLK,向身體的各個器官供血,維持著機體的正常運作,每一個器官體統(tǒng)正常工作少不了組織細胞的構(gòu)成,那么觸發(fā)器就可以比作基本單元組織細胞。時序邏輯電路的時鐘是控制時序邏輯電路狀態(tài)轉(zhuǎn)換的“發(fā)動機”,沒有它時序邏輯電路就不能正常工作,因為時序邏輯電路主要是利用觸發(fā)器存儲電路的狀態(tài),而觸發(fā)器狀態(tài)變換需要時鐘的上升或下降沿!由此可見時鐘在時序電路中的核心作用!

　　最后簡單說一下體會吧,歸結(jié)起來就多實踐、多思考、多問。實踐出真知,看 100遍別人的方案不如自己去實踐一下。實踐的動力一方面來自興趣,一方面來自壓力,我個人覺得后者更重要。有需求會容易形成壓力,也就是說最好能在實際的項目開發(fā)中鍛煉,而不是為了學習而學習。

　　在實踐的過程中要多思考,多想想問題出現(xiàn)的原因,問題解決后要多問幾個為什么,這也是經(jīng)驗積累的過程,如果有寫項目日志的習慣更好,把問題及原因、解決的辦法都寫進去。最后還要多問,遇到問題思索后還得不到解決就要問了,畢竟個人的力量是有限的,問同學同事、問搜索引擎、問網(wǎng)友都可以,一篇文章、朋友們的點撥都可能幫助自己快速解決問題。