由(2)式以及(3)式，計算vi的電路如下：

圖中的第i個RAM儲存對應(yīng)循環(huán)置換矩陣的參數(shù)，即的第一行“1”元素的位置，因此每個RAM存儲K個“1”元素位置。編碼時，每輸入Q個信息位，SRAA電路便從RAM中讀入循環(huán)置換矩陣的參數(shù)。
交織器使用一段RAM存儲交織順序，并按存儲的順序讀出SRAA中運算結(jié)果v，即完成交織。
基于上面的SRAA計算電路本文提出了圖5所示的編碼器結(jié)構(gòu)。

為了使編碼連續(xù)進行，在交織器之后以及編碼器輸出端使用乒乓RAM，如圖5中的RAMl和RAM2，以及RAM3和編碼流程可分為三步：
Stagel：串行輸入信息u，每個輸入的信息ui分成兩路，一路依次存入Bufferl緩存器，另一路輸入uPT計算電路，計算結(jié)果v保存在SRAA電路的寄存器中。
Stage2：從Buffer2中將信息位依次讀至RAMl、RAM2，Bufferl中的信息依次讀至Buffer2，而Bufferl中繼續(xù)存入新的信息位。交織器將uPT計算電路的計算結(jié)果按交織順序讀至累加器，并將產(chǎn)生的校驗位輸入RAM3、RAM4。
Stage3：將RAMl或RAM2中的信息位u以及RAM3或RAM4中的校驗位p依次讀出，完成碼字的串行輸出。

2 譯碼器設(shè)計
譯碼方面采用了LMMSA算法。為了便于硬件的并行處理，本文采用LMMSA譯碼算法，在分層上保證每層的列重至多為1。對于前面所提到的S-IRA碼，則可以對校驗矩陣按照每行為一層進行分層，即從列上看每一層只有一個循環(huán)位移矩陣或全零矩陣。
針對上面提到的S-IRA碼本文提出了如圖6所示的譯碼器結(jié)構(gòu)。

其中Q=36，M=14，K=14，設(shè)計成輸入緩存部分以及外信息計算部分。其中外信息計算部分每次計算一層的校驗位，因此并行度為Q=36，將接收到的通過信道串行輸入的每個信息比特的接收值量化成7位定點數(shù)，為了讓譯碼器能連續(xù)地接收通過信道傳遞的信息，輸入緩存部分也采用乒乓RAM的形式。由于外信息計算部分的并行度為Q=36，因此輸入緩存部分與下一級之間的每次輸出／輸出均為Q×7位。由于RAMl、RAM2儲存外信息值，因此直接對其中的外信息進行硬判決。