2012年4月底，隨著英特爾發(fā)布新一代的ivy bridge芯片組的原生支持USB3.0，更讓USB3.0走下神壇。成本的降低讓消費者買得起、用得起，普及性大為提升。另外，業(yè)界龍頭微軟將于2012年推出全新的Windows 8，其中裝載USB3.0原生驅動程序，這使得USB3.0主控芯片的使用者將獲得更好的兼容性，也帶動計算機、芯片供應商大規(guī)模部署USB 3.0相關產品。尤其是USB 3.0接口大幅了提升USB 2.0接口的效能瓶頸，利用PCIe技術重新取得外部高速接口的規(guī)格優(yōu)勢，加上多埠支持的Host芯片技術日益成熟，將在PC和筆記本中大量裝載，吸引更多廠商支持USB 3.0高速接口，USB3.0接口將迎來全面普及時代。

　　目前，市場上各種USB3.0規(guī)格的電子產品及外設眾多，USB3.0最大傳輸帶寬高達4.8Gbps，傳輸速度比USB 2.0提升10倍，其最大優(yōu)點在于USB 3.0保留了即插即用功能并可充當供電來源，且能與USB 2.0兼容，除了為廠商帶來更多利潤外，也讓使用者能夠方便升級，并享受其創(chuàng)新功能。除了臺式計算機和筆記本電腦等主機端，USB3.0還將應用于各種計算機外部設備，包括U盤、外接式硬盤等。據研究機構IDC的預測，到2015年，USB3.0出貨量將加速倍增至23億，其中50%將應用在存儲功能上，這部分市場規(guī)模將達到400億元。業(yè)界認為2012年第二季PC與筆記本裝載多埠USB 3.0高速接口的比例將大幅增加，其原因一方面是USB 3.0多埠Host芯片解決方案成本持續(xù)壓低，另一方面則是USB 3.0的外圍產品也不再局限于外接硬盤、U盤等產品，預計將會有移動電話、平板電腦、數碼相機等推出。

　　高性能USB3.0物理層IP

　　智原科技在USB3.0物理層IP的第一個產品就是2008年8月USB-IF協會在Intel舉辦的IDF上展出的全球第一個USB3.0原型。如圖1所示，USB3.0 物理層IP主要包含二大部分：PMA（Physical Medium Attachment Sublayer）和PCS（Physical Coding Sublayer）。

　　圖1：USB3.0 物理層IP主要包含PMA和PCS。

　　PCS部分主要是進行自動協商（Auto negotiation）及8b/10b編碼及解碼。自動協商通過兩個連接的設備選擇常見的傳輸參數，如速度和流量控制，在這個過程中，所連接的設備首先先各自以自已的最高速傳輸，再協商找出二邊都能支持的最高速作為傳輸模式。決定傳輸模式后，PCS即對被傳送和接受的信息編碼和解碼，目的是使接收器更容易恢復信號。

　　PMA部分主要處理模擬的高速信號，該信號速度高達5Gbps。在傳輸線方面，USB3.0支持長達3米的四線差分信號線及11英寸PCB。如圖2所示，5Gbps信號在長線纜上采用的是差分信號方式傳輸，從而避免信號被干擾及減少電磁干擾（EMI）問題。PMA電路分為以下六個主要模塊。

　　圖2：5Gbps信號采用差分傳輸可以減少電磁干擾。

　　并串聯（P2S，Parallel to Serial）：將較低速的并行信號轉成高速的串行信號。

　　展頻頻率產生器（SSCG，Spread Spectrum Clock Generator）：如圖3所示，在5Gbps的傳輸速度下往低速進行三角展頻。這一展頻的動作可使信號在傳輸線及PCB的信號傳輸時減少電磁干擾問題。

　　圖3：5Gb/ps的傳輸速度往低速做三角展頻。

　　TX Driver：該模塊將5Gbps的高速單端信號轉換成高速差分信號，并根據USB3.0規(guī)格產生3.5dB/6dB去加重（de-emphasis），在TX端口利用3.5dB/6dB去加重來加強高頻的能量，避免傳輸損失使得眼圖的開度變小。

　　低頻周期信號偵測器（LFPS Detector，Low Frequency Period Signal Detector）：如果鏈接處于某種閑置狀態(tài)，則可通過低頻周期信號發(fā)送低頻周期信號（LFPS）進行通信，這種方式的功耗明顯低于SuperSpeed信號發(fā)送方式。事實上，不管是主機還是設備發(fā)送LFPS，都會退出閑置模式。

　　RX Receiver：該接收器包含均衡器模塊和時鐘-數據恢復模塊。均衡器接收高速5Gbps的高速信號，并對因傳輸損失的高頻能量做補償，使時鐘-數據恢復模塊在鎖存數據時，眼圖擁有較大開度。

　　串并聯（S2P，Serial to Parallel）：將接收下來較高速的串行信號轉成高速的并行信號。
USB 3.0控制器硬件電路主要處理USB3.0協議的數據與控制路徑。接口部分包括兩種接口模塊：一種是與USB 3.0物理層進行通信的PIPE接口模塊，另一種是與SoC芯片內部AHB總線進行通信的AHB總線接口模塊，綜合結果顯示總線速度可以超過266MHz。USB 3.0設備控制器結構如圖4所示。USB3.0鏈路層模塊（U3LKL）實現了USB 3.0規(guī)范第7章 “Link Layer Specification”所要求的指標，整個模塊始終工作在125MHz。

　　圖4：USB 3.0設備控制器結構框圖。

　　模塊里包含了鏈路封包傳送仲裁器、鏈路封包接收器、鏈路封包提取器、鏈路有序集接收器、鏈路字節(jié)驅動器、鏈路擾頻/解擾器、鏈路層訓練及狀態(tài)機等功能模塊。其中的鏈路封包傳送仲裁器從“協議層傳送封包接口”、“標頭重試緩沖”以及“傳送鏈路命令模塊”等三個地方選擇數據來源?；凇版溌穼佑柧毤盃顟B(tài)機”的狀態(tài)，8b_driver模塊會傳送諸如TSEQ、TS1、TS2或一般封包等相應數據。擾頻器模塊將基于從TS2分析而得到的“鏈路配置字段”來決定是否傳送加擾數據到PIPE接口。

　　USB 3.0協議層模塊（U3PTL）負責處理從鏈路層模塊送入的SS 封包，并且決定適當的反應，再將數據寫入BFM，更新與封包EP有關的上下文。協議層模塊決定響應的類型，例如NRDY、ERDY、STALL、ACK以及PING_RESPONSE，該模塊還要從BFM的IN EP請求數據傳輸。如果數據準備好了且標頭是所期望的，該模塊也會將DP封包數據寫到BFM 的OUT EP，整個模塊同樣也工作在125MHz。

　　USB 3.0電源管理模塊（U3PWE）負責處理PowerDown模式以及發(fā)送和偵測LFPS信號的類型?；贚TSSM的狀態(tài)，U3PWE將會依照PIPE的規(guī)范來控制PowerDown模式。電源管理模塊工作在aux_clk時鐘域，該時鐘域在cclk和low_power_clk等兩個時鐘域間切換。在一般模式下，aux_clk就是cclk；在U3/Disabled模式下，aux_clk會被切換到low_power_clk以達到節(jié)省功耗的目的。

　　USB3.0產品的PCB布線設計

　　為維持USB 3.0 5Gbps超高速信號傳輸的信號完整性，在PCB設計考慮時，需要確保特性阻抗的匹配，并采取抑制信號衰減的對策。特性阻抗的整合重點是配線幅度與配線間隔的調整以及通孔的設計；而信號衰減控制所涉及的領域，除了USB 3.0物理層傳輸電路與接收電路的設計之外，還需要注意PCB的設計。

　　一般消費類產品在進行PCB材料的選擇時，基于成本考慮因素會選擇普通的FR-4 多層板來設計，PCB 板廠商制造時會有±10%的誤差變化。這也是為何需要將差分信號線盡可能靠近的原因。同時，不同的PCB電路板材質會有不同的介電常數，建議在預布線時與PCB板制造商討論PCB Stack-Up堆棧結構的設計，以符合高速線路阻抗控制條件。在實際設計時，建議可以通過調整走線寬度（Trace Width）來改變Z Diff，不建議調整線距S。通常，PCB線路板供應商會提供線間距（Line-to-Line Spacing）的最小參考。

　　要設計一個具有USB 3.0差分傳輸線（Differential Signal）架構的PCB，并符合信號完整性的測試要求，兩組差分信號高速信號線SSRX+/-及SSTX+/-的走線必須有良好的對稱性與合適的PCB Stack-Up堆棧結構設計。PCB電路板的走線可以采用微