本應(yīng)用筆記將詳細說明用于同步多個AD9779器件的數(shù)字?jǐn)?shù)據(jù)輸入的方法。DAC輸出的相位對齊通過設(shè)計保證，精度小于一個DACCLK輸出周期。然而，由于輸出延遲不匹配(室溫下及冷熱溫度下)，多個DAC輸出的相位對齊可能存在細微的不一致，本應(yīng)用筆記不討論這一問題。

　　同步方案

　　同步多個AD9779 DAC有兩種方案。在第一種方案中，一個器件用作主器件，其余器件用作從器件。在第二種方案中，所有器件都是從器件。兩種方案具有相同的時序限制，不存在性能權(quán)衡。主/從模式和從模式的框圖分別如圖1和圖2所示。

　　圖1. 主/從SYNC_I/O分配

　　圖2. 從SYNC_I分配

　　同步詳解

　　工作中，差分時鐘信號驅(qū)動所有主器件和從器件的AD9779 REFCLK輸入。REFCLK輸入接收器是一個高增益差分放大器，各差分輸入需要接近400 mV的共模輸入電平和至少400 mV p-p的擺幅。

　　如果選定了主器件，可以使能主器件的差分LVDS輸出信號，該信號稱為SYNC_O+和SYNC_O?.通過寄存器0x07的位5,可以將SYNC_O設(shè)置為在DACCLK的上升沿或下降沿觸發(fā)。SYNC_O還有一個可編程的延遲，可以通過寄存器0x04的位0 (MSB)和寄存器0x05的位[7:4] (LSB)設(shè)置。SYNC_O通過將同步驅(qū)動器使能位(寄存器0x07的位6)置1而使能。SYNC_O信號速度可以是REFCLK速度的整數(shù)除數(shù)，通過寄存器0x04的位[3:1]設(shè)置。主器件的REFCLK輸入和SYNC_O信號的可能時序情況如圖3所示。