乘法DAC的R-2R梯形電阻設(shè)計(jì)用于將電流平均分配至各個(gè)引腳。這就要求總接地電阻(從各引腳頂部看)完全相同。這可以通過(guò)調(diào)節(jié)開(kāi)關(guān)來(lái)實(shí)現(xiàn)，其中，各個(gè)開(kāi)關(guān)的大小與其導(dǎo)通電阻成比例。如果一個(gè)引腳的電阻發(fā)生變化，則流過(guò)該引腳的電流將發(fā)生變化，結(jié)果導(dǎo)致線性度誤差。VIN不能大到會(huì)使開(kāi)關(guān)關(guān)閉的程度，但必須足以使開(kāi)關(guān)電阻保持低位，因?yàn)閂IN的變化會(huì)影響VGS 從而導(dǎo)致導(dǎo)通電阻發(fā)生非線性變化，如下所示：

　　導(dǎo)通電阻的這種變化會(huì)使電流失衡，并使線性度下降。因此，乘法DAC上的電源電壓不能減少太多。相反，基準(zhǔn)電壓超過(guò)AGND的值不得高于1V,以維持線性度。對(duì)于5V電源，當(dāng)從1.25V基準(zhǔn)電壓變化至2.5V基準(zhǔn)電壓時(shí)，線性度將開(kāi)始下降，如圖7和圖8所示。當(dāng)電源電壓降至3V時(shí)，線性度將完全崩潰，如圖9所示。

　　圖7. INL of IOUT 乘法DAC在反相模式下的INL,( VDD = 5 V, VREF = 1.25 V)

　　圖8. INL of IOUT乘法DAC在反相模式下的INL(VDD = 5 V, VREF = 2.5 V)

　　圖9. 乘法DAC在反相模式下的INL( VDD = 3 V, VREF = 2.5 V)

　　為了減少這種影響，AD5541A采用互補(bǔ)NMOS/PMOS開(kāi)關(guān)，如圖10所示?，F(xiàn)在，開(kāi)關(guān)的總導(dǎo)通電阻來(lái)自NMOS和PMOS開(kāi)關(guān)的共同貢獻(xiàn)。如前所示，NMOS開(kāi)關(guān)的柵極電壓由內(nèi)部邏輯控制。內(nèi)部產(chǎn)生的電壓，VGN,設(shè)置理想柵極電壓，以使NMOS的導(dǎo)通電阻與PMOS的相平衡。開(kāi)關(guān)的大小通過(guò)代碼調(diào)節(jié)，以使導(dǎo)通電阻隨代碼調(diào)節(jié)。因此，電流將上下調(diào)節(jié)，精度將得以維持。由于基準(zhǔn)輸入的阻抗隨代碼變化，因此，應(yīng)通過(guò)低阻抗源驅(qū)動(dòng)。