從MCP到PoP的發(fā)展道路

　　在單個封裝內(nèi)整合了多個Flash NOR、NAND和RAM的Combo(Flash+RAM)存儲器產(chǎn)品被廣泛用于移動電話應用。這些單封裝解決方案包括多芯片封裝(MCP)、系統(tǒng)級封裝(SiP)和多芯片模塊(MCM)。

　　剛開始時移動電話中的MCP整合的芯片，比如8Mb的Flash和2Mb的SRAM，以現(xiàn)在的眼光來看密度較低。隨著移動電話對存儲器要求的提高，閃存的密度也隨著NOR Flash的增多和NAND Flash的引入而增加，SRAM也被PSRAM所取代。

　　在體積越來越小的移動電話中提供更多功能的需求是MCP發(fā)展的主要驅(qū)動力。然而，開發(fā)既能增強性能又要保持小型尺寸的解決方案面臨著艱巨的挑戰(zhàn)。不僅尺寸是個問題，性能也存在問題，如當要與移動電話中的基帶芯片組或多媒體協(xié)處理器配合工作時，要使用具有SDRAM接口和DDR接口的MCP存儲器。

　　SoC SoC的基本概念是在同一片裸片上集成更多的器件，以達到減少體積、增強性能和降低成本的目的。但在項目生命周期非常短、成本要求非常苛刻的移動電話市場，SoC解決方案有很大的局限性。從存儲器配置的角度看，不同類型的存儲器需要大量邏輯，掌握不同的設計規(guī)則和技術是非常大的挑戰(zhàn)，會影響開發(fā)時間和應用所要求的靈活性。

　　SiP 從裸片角度看，保持基本組件的獨立并用不同技術進行制造可以解決上述問題。存儲器和ASIC可以組裝在同一封裝中。但有兩個主要問題需要考慮。

　　1. SiP生產(chǎn)成本與良品率的關系

　　在開發(fā)任何配置的MCP時，最終封裝和制造的良品率等于MCP中所有單元的良品率的乘積。為了舉例說明這一原則，我們假設每個元件的良品率是90%，當MCP由4片裸片組成時，總的良品率就是90%x90%x90%x90%=65%。很明顯這么低的良品率無法實施大批量生產(chǎn)，特別是服務于對成本有連續(xù)壓力的很大批量的消費市場時。在采用MCP配置時已知良好芯片(KGD)是一種常用的做法，可以將良品率保持在一個可接受的水平。

　　根據(jù)功能和規(guī)格要求，存儲器和基帶器件約占移動電話25%的BOM。整合了存儲器和基帶器件或協(xié)處理器的SiP成本較高，如果SiP內(nèi)部任一器件不能滿足規(guī)格要求，那么整個SiP都會被拒收和舍棄。

　　2. SiP的靈活性不夠

　　SiP的推出還受限于當時組件的可用情況。為了獲得有競爭力的解決方案，所有組件必須從一開始就用最具成本效益的技術進行生產(chǎn)。

　　對ASIC和存儲器來說，開發(fā)資源和所需的時間有很大的區(qū)別，因此情況變得更加復雜。在許多情況下，這些器件是由不同公司生產(chǎn)的，也就意味著同時獲得它們相當困難。只有產(chǎn)品種類豐富的半導體供應商才能從公司內(nèi)部提供大多數(shù)器件，滿足時間上的要求。

　　一旦SiP開發(fā)出來并開始向移動電話制造商正式供貨后，如果因為有新技術可使成本降低而想修改SiP中任何一個組件時，將要求對整個SiP進行重新認證。這是一個漫長而昂貴的過程。

PoP概念介紹

　　PoP概念將ASIC與存儲器分離開來，從而可以采用不同的途徑對ASIC和存儲器分別進行開發(fā)和推出。這個解決方案是通過在一個封裝頂部組裝另一個封裝實現(xiàn)的。頂層封裝的焊球直接綁定在底層封裝上表面的連接焊盤上(如圖1所示)。

　　圖1：POP的橫截面圖。

　　底層(下層)封裝一般包含ASIC形式的基帶器件或多媒體處理器(如有需要時，底層封裝也可以使用存儲器模塊，以實現(xiàn)存儲器的多重堆疊)。頂層(上層)封裝一般包含多個存儲器件(Flash和RAM)。

　　與雙封裝解決方案相比，PoP解決方案可以顯著節(jié)省PCB的面積。同樣重要的是，兩個器件的相鄰意味著性能可以得到優(yōu)化。在使用100MHz以上的存儲器接口時，對封裝設計中的信號和電源線需要使用專門的指導和技術才能確保信號完整性。封裝特性在系統(tǒng)的總體性能中起著重要的作用。設計驗證和并發(fā)仿真技術曾經(jīng)是系統(tǒng)設計中的一部分，現(xiàn)在也可用于PoP開發(fā)。

　　PoP開發(fā)所面臨的關鍵問題

　　1. 標準化

　　PoP解決方案允許制造商分別從不同的供應商那里獲得底層和頂層封裝。隨著許多新技術的發(fā)展，可能會出現(xiàn)各種提案，比如各個封裝的物理尺寸和引出球。

　　在JDEC標準中，針對封裝有物理尺寸和電氣球引出等多種可變選項。選擇采用何種標準取決于頂層和底層封裝的可用性。JDEC標準JC63涵蓋了引出球和總線組合，而JDEC標準JC11涵蓋了機械尺寸。

　　2. 物理尺寸

　　封裝尺寸決定了PCB上占用的面積，封裝厚度由A1+A2+A3組成的外形輪廓構成，如圖1所示。

　　需要保持整個封裝的高度，同時要考慮頂層封裝的絕緣A2，從而確定底層裸片和模帽的可用空間。封裝球以雙排形式安排在四周。

　　如圖2所示，尺寸D和E提供了封裝體的大小，e和b定義了球間距和球直徑。減少球尺寸和球間距可以在給定的參數(shù)條件下引出更多的信號，從而允許提供更多的功能。更精細的球尺寸和球間距封裝正在開發(fā)中，并將被收錄進JDEC標準。

　　圖2：JDEC標準中定義的POP封裝的尺寸

　　3. 可制造性

　　在表貼技術(SMT)生產(chǎn)線中的普通球柵陣列(BGA)封裝上使用PoP時需要考慮兩個主要因素：預回流和后回流的球高度，最終將由它確定圖1所示的絕緣A2;在設備溫度范圍和回流溫度曲線內(nèi)頂層和底層的翹曲特性。

　　本文小結

　　PoP可以滿足小體積和高性能的應用要求，其內(nèi)部元件可以采用獨立的開發(fā)路徑。另外由于兩個器件可以分離，因此比SiP或SoC解決方案有更大的靈活性。