下面是用VHDL語言設(shè)計的24進制BCD碼計數(shù)器count24模塊∶
　　ENTITY count24 IS


END counr24—arc；
上述程序中由語句ENTITY與ENDcount24包含的部分稱為程序的實體，它的電路意義就相當于器件的外部接口，在電路圖上相當于一個元件符號。該實體是一個完整、獨立的語言模塊，它描述了coun t24的接口信息，定義了count24的端口引腳clk、reset、qa、qb的輸入、輸出性質(zhì)及其數(shù)據(jù)類型；由語句ARCHITECTURE開始，到END count24arc結(jié)束為結(jié)構(gòu)體層次，結(jié)構(gòu)體層次用于描述count24內(nèi)部的邏輯功能，在電路上相當于器件的內(nèi)部電路結(jié)構(gòu)。描述邏輯功能的具體做法是，在結(jié)構(gòu)體的進程區(qū)內(nèi)，通過定義兩個整型中間變量cntb、cnta分別表示十位和個位，之后用IF語句說明當時鐘到來時，這兩個變量的計數(shù)和進位情況，當進程結(jié)束后，再將這兩個中間變量分別賦給輸出變量qb和qa。整個程序不長，邏輯描述十分簡潔、明了。
　　上述程序輸入完成后，首先要經(jīng)EDA軟件進行編譯，本設(shè)計采用的是美國Altera公司的MAX＋PLUS2II軟件，經(jīng)該軟件中的Compiler編譯器編譯后，若有任何信息、錯誤和警告，都將在VHDL編譯器窗口上提示，設(shè)計者可根據(jù)提示對設(shè)計進行修改。當編譯通過時，建網(wǎng)表、邏輯綜合、適配、劃分、時域分析、裝配等均已自動完成，并生成多個后續(xù)工作要用的文件。編譯的成功表明已為所設(shè)計的項目建立了一個編程文件，但還不能保證該設(shè)計在各種可能的情況下都有正確的響應(yīng)，因而編譯通過后，還必須用MAX＋PLUSII的Simulator仿真器和Timing Analyzer工具分別進行功能仿真和時序仿真，以驗證設(shè)計是否完全符合要求，若發(fā)現(xiàn)有問題，則必須返回原設(shè)計進行修改。上述模塊經(jīng)功能仿真和時序仿真都沒有發(fā)現(xiàn)任何問題。圖3所示即為上述模塊的仿真波形。該模塊設(shè)計完成后存檔，待建立頂層文件時調(diào)用。
　　接下來再用VHDL語言對底層中其它所有模塊一一進行設(shè)計，這包括：秒、分計數(shù)器（均為60進制計數(shù)器）、14級2分頻器、24選4數(shù)據(jù)選擇器、BCD七段譯碼器、節(jié)拍發(fā)生器等。所有程序均經(jīng)MAX＋PLUS2II軟件的編譯和仿真。當模塊設(shè)計完成后均要存檔，待建立頂層文件時調(diào)用。
　　除底層模塊外，其它各層次模塊（包括頂層）也都適于用VHDL語言描述。只是應(yīng)選擇不同的描述方法而已。當?shù)讓又兴心K均設(shè)計完成后，采用VHDL語言中的結(jié)構(gòu)描述法，用元件調(diào)用語句調(diào)用底層各模塊并進行連接，即可建立數(shù)字鐘的頂層文件。數(shù)字鐘的頂層文件也必須經(jīng)過EDA軟件的編譯和仿真，在此過程中，如有需要，還可隨時打開查看并修改任一層次的設(shè)計。當最后確認設(shè)計完全符合設(shè)計要求時，再將編譯后的頂層文件下載到目標芯片PFGA／CPLD中。
　　綜上所述，整個系統(tǒng)各層次模塊均采用VHDL語言描述，其優(yōu)點主要有下述三個方面∶（1）能進行系統(tǒng)級的行為描述，從邏輯行為上對模塊進行描述和設(shè)計，大大降低了設(shè)計難度。（2）描述的設(shè)計思想、電路結(jié)構(gòu)和邏輯關(guān)系清晰明了，便于存檔、查看、維護和修改。（3）支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。
　　僅上述這三個優(yōu)點，就是電路圖輸入和其它HDL語言所不能實現(xiàn)的。

3　結(jié)束語
　　集成電路規(guī)模越是龐大，VHDL語言的優(yōu)越性就越顯突出。目前，數(shù)百萬門規(guī)模的FPGA／CPLD已進入實用，VHDL強大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計結(jié)構(gòu)和靈活的語句表達風(fēng)格使其必將擔負起大系統(tǒng)設(shè)計的幾乎全部設(shè)計任務(wù)。