Synplicity宣布其Certify® ASIC RTL 原型設計軟件增強了對 Xilinx Virtex™-5 系列的 65 納米 FPGA 的支持。Certify 軟件是業(yè)界首款支持多個 FPGA 進行 ASIC 原型設計的產(chǎn)品。Certify 工具將多芯片分組技術與業(yè)界一流的 FPGA 綜合技術進行了完美結合，使設計人員能夠充分利用 Xilinx Virtex-5 器件的速度、容量及多功能優(yōu)勢進行基于 FPGA 的原型設計。如果設計人員將 Virtex-5 器件與 Certify 軟件結合使用，則可以采用更少的FPGA 器件進行更大的 ASIC 設計，從而使原型設計過程更快、更簡單，且成本更低。

　　通過使用最新版 Certify 產(chǎn)品，設計人員不僅可以顯著縮短原型開發(fā)時間，而且還能夠大幅提高原型性能。這部分原因應歸功于 Certify 工具增強了其中兩個最強大而獨特的分組功能：快速分組技術 (QPT) 與 Certify 引腳多路復用技術 (CPM)?？焖俜纸M技術能夠進行引腳自動分配，并根據(jù)關鍵邏輯塊最初的手動布置，自動完成 FPGA 之間其余各  
塊的分組。而Certify 引腳多路復用技術則可以在不更改 RTL 代碼的情況下共享 FPGA 器件的 I/O 引腳，從而解決了在對多個 FPGA 的設計進行分組時經(jīng)常遇到的最大難題之一，即 I/O 引腳不足的問題。借助增強的 CPM 功能，Certify 軟件中的算法現(xiàn)在能夠利用 FPGA 時鐘網(wǎng)絡的詳細信息，從而顯著提高原型的時鐘速度并快速、準確地進行引腳多路復用。除 QPT 與 CPM 增強特性之外，自動化 DesignWare 轉換與自動化門控時鐘轉換功能還使得設計人員無需進行手動更改即可直接使用 ASIC RTL。

　　Synplicity 國外市場部總監(jiān) John Gallagher 說：“根據(jù)客戶及原型驗證板合作伙伴的反饋，我們認為使用FPGA 的ASIC原型 驗證設計將大幅增長。我們的 Certify 軟件能夠提供全面的 ASIC 原型驗證解決方案，從而簡化了原型設計過程、節(jié)約了寶貴的設計時間與工程設計資源。如果將其與超高性能 Xilinx Virtex-5 器件配合使用，我們相信使用 Certify 軟件的設計人員能夠在更短的時間內、以更快的速度完成 ASIC 原型設計?！?