式中：K1、K2 是濾波器的控制參數(shù)，ωin 是輸入?yún)⒖夹盘柕慕穷l率。如果令K1、K2 均為固定的常數(shù)，那么式(6)滿足文獻[10]中提出的帶寬自適用控制律，即滿足下式：

　　式(10)表明，系統(tǒng)的調(diào)節(jié)時間和輸入信號的周期成正比，這和帶寬自適應(yīng)控制律式(7)一致。根據(jù)式(10)，(11)可以選擇合適的C1， C2 以確保系統(tǒng)良好的動態(tài)性能，從式(12)可以看出提高系統(tǒng)高頻時鐘頻率fclk，可以減小系統(tǒng)的穩(wěn)態(tài)誤差。

　　3 系統(tǒng)仿真和試驗

　　本設(shè)計采用Verilog HDL硬件描述語言進行電路設(shè)計，以Altera公司的Quartus Ⅱ軟件為設(shè)計平臺，最后應(yīng)用EP1C6Q240C8 FPGA 器件實現(xiàn)硬件電路，其中芯片的系統(tǒng)時鐘頻率為20 MHz.選取控制參數(shù)C1 = 0.113，C2 = 0.707，此時環(huán)路濾波器控制參數(shù)K1 = 2-1，K2 = 2-2，系統(tǒng)的響應(yīng)時間ts 約為6 個輸入信號周期;超調(diào)量Mp%為4.32%;頻率跟蹤鎖定范圍設(shè)計為76.3 Hz~78.1 kHz.

　　3.1 仿真波形及分析

　　本文所設(shè)計鎖相環(huán)的仿真波形圖如圖4，圖5所示。

　　從仿真波形圖4可以看出，鎖相環(huán)在輸入信號相位發(fā)生180°跳變時，可以在7個周期左右實現(xiàn)相位的重新鎖定。從圖5可以看出當輸入信號頻率發(fā)生突變時，系統(tǒng)也可以迅速地實現(xiàn)重新鎖定。

　　3.2 硬件實測波形及分析

　　硬件實測波形圖如圖6所示。

　　從實測波形圖可以看出，系統(tǒng)具有鎖相范圍寬，穩(wěn)態(tài)誤差小等優(yōu)點。

　　4 結(jié)論

　　本文提出的基于自適應(yīng)比例積分復合控制方式的全數(shù)字鎖相環(huán)的設(shè)計方案，可實現(xiàn)對環(huán)路的實時控制，其自由振蕩頻率可隨輸入信號頻率的變化而改變，克服了傳統(tǒng)鎖相環(huán)所存在的缺陷。具有電路結(jié)構(gòu)簡單、鎖相范圍寬、鎖定速度快、穩(wěn)定誤差小等優(yōu)點。它可作為功能模塊嵌入到數(shù)字系統(tǒng)芯片中，具有十分廣泛的用途。