Vivado 高層次綜合演示

以下是詳細(xì)的中文說(shuō)明：

感謝你對(duì)Vivado HLS也就是XILINX’s 高層次綜合解決方案有興趣，這個(gè)解決方案綜合c，c++和系統(tǒng)c代碼成Verilog和VHDL RTL結(jié)構(gòu)。

我們要說(shuō)明基于c設(shè)計(jì)方法在圖像處理算法實(shí)現(xiàn)的好處。

這個(gè)算法是工作在一張彩色圖像，完成色彩變化后再進(jìn)行邊緣檢測(cè)。
這個(gè)算法是測(cè)試不同的色彩變化，然后再進(jìn)行邊緣檢測(cè)。
這個(gè)產(chǎn)生了迭代輸出結(jié)果。這是個(gè)典型的原始應(yīng)用場(chǎng)景。在這里設(shè)計(jì)者想去細(xì)調(diào)這個(gè)算法。
Vivado 高層次綜合提供內(nèi)嵌的C仿真能力，幫助設(shè)計(jì)者做細(xì)調(diào)。
在這里，我們開(kāi)始用Vivado 高層次綜合來(lái)調(diào)試圖像處理算法。
這個(gè)功能調(diào)用表示了這個(gè)設(shè)計(jì)被實(shí)現(xiàn)成為RTL（寄存器級(jí)）。
在這個(gè)設(shè)計(jì)規(guī)格里面，兩個(gè)函數(shù)調(diào)用體現(xiàn)了濾波器的功能。
在第一個(gè)濾波器里，一個(gè)循環(huán)體現(xiàn)了幀內(nèi)像素顏色轉(zhuǎn)化，現(xiàn)在的配置設(shè)置執(zhí)行了彩色到棕褐色的轉(zhuǎn)換。
使用來(lái)自Vivado 高層次綜合的調(diào)試能力，很容易理解設(shè)計(jì)描述的執(zhí)行。
這個(gè)定時(shí)器顯示了完成c仿真的速度。
這個(gè)測(cè)試向量成功地顯示了輸出結(jié)果和參考圖像是相一致的。

這個(gè)說(shuō)明了基于c設(shè)計(jì)好處中的一個(gè)，就是算法能全面快速地被驗(yàn)證。

現(xiàn)在我們滿足了設(shè)計(jì)規(guī)格，我們能繼續(xù)往前綜合成RTL（寄存器級(jí)）。
對(duì)于我們的演示，我們想去跑75Mhz的時(shí)鐘頻率，這個(gè)目標(biāo)就是處理每秒60幀的數(shù)據(jù)。目標(biāo)器件是kintex-7器件。

首次綜合通常建立一個(gè)基準(zhǔn)，這個(gè)基準(zhǔn)創(chuàng)立了一個(gè)全面的報(bào)告，設(shè)計(jì)者參考這個(gè)報(bào)告，提供約束，得到所需的架構(gòu)。Vivado 高層次綜合顯示了極其快速的綜合時(shí)間，可以在短短幾分鐘內(nèi)處理上千上萬(wàn)行c代碼。這，反過(guò)來(lái)，指向了設(shè)計(jì)探究的機(jī)會(huì)，真正地通過(guò)性能，資源和功耗指標(biāo)的驅(qū)動(dòng)去細(xì)調(diào)架構(gòu)。

作為綜合的結(jié)果，現(xiàn)在可以得到Verilog和VHDL RTL。也就是我們首次基于c語(yǔ)言架構(gòu)解決方案。

這個(gè)相應(yīng)的報(bào)告給了我們功耗的評(píng)估，還有資源利用率。注意到對(duì)于這個(gè)算法，存儲(chǔ)器的要求高達(dá)139%，超過(guò)了Kintex-7器件的容量。當(dāng)然，也有一個(gè)性能指標(biāo)的總結(jié)。9ns的時(shí)鐘周期給個(gè)我們110Mhz的時(shí)鐘頻率，所以我們?cè)?5Mhz的目標(biāo)是沒(méi)有問(wèn)題的。但是5億多個(gè)時(shí)鐘周期的latency（延時(shí)）限制了幀速率少于2幀每秒。對(duì)于這個(gè)c語(yǔ)言，我們要以新的解決方案來(lái)應(yīng)對(duì)這個(gè)性能的挑戰(zhàn)。

我們簡(jiǎn)單的拷貝來(lái)自我們第一個(gè)方案的所有的約束。對(duì)于第二個(gè)方案，我們?cè)敢馊ヒ胍恍┎⑿羞M(jìn)程，讓這兩個(gè)濾波器并行運(yùn)行。Vivado 高層次綜合對(duì)于我們來(lái)說(shuō)很簡(jiǎn)單。因?yàn)樗鼜腸代碼中提取優(yōu)化的對(duì)象，這些都是基本的函數(shù)，循環(huán)和數(shù)組。頂層函數(shù)調(diào)用兩個(gè)濾波函數(shù)，默認(rèn)情況下，Vivado 高層次綜合尊重描述在c代碼中循序進(jìn)程性質(zhì)的。我們能采用一個(gè)簡(jiǎn)單的約束來(lái)強(qiáng)制這個(gè)架構(gòu)并行執(zhí)行。Vivado 高層次綜合在函數(shù)級(jí)提供的其中一個(gè)約束是DATAFLOW（數(shù)據(jù)流水）。這個(gè)就是我們想要做的事情。它創(chuàng)造了一種結(jié)構(gòu)，讓進(jìn)程獨(dú)立的工作，通過(guò)渠道互相交換數(shù)據(jù)。我們也可以控制這些進(jìn)程之間的溝通渠道。因?yàn)闉V波器同一順序執(zhí)行了所有的像素，所以我們能簡(jiǎn)化進(jìn)程間的渠道，把他們轉(zhuǎn)化成小數(shù)據(jù)流的FIFO。最后，我們通過(guò)循環(huán)操作加快流水的各個(gè)功能。
我們僅僅通過(guò)GUI加入了一些約束，然而，這個(gè)也是可以通過(guò)TCL 命令來(lái)做的，它使得更加簡(jiǎn)單進(jìn)行設(shè)計(jì)探究?，F(xiàn)在，我們準(zhǔn)備做綜合，注意這個(gè)c代碼設(shè)計(jì)是不變的。這個(gè)約束不改變功能，但創(chuàng)造了截然不同的架構(gòu)。

這份報(bào)告顯示了一個(gè)比較好的解決方案以及Kintex-7器件可提供的資源范圍。這個(gè)性能表明了DATAFLOW這個(gè)約束能處理一幀數(shù)據(jù)大約需要90萬(wàn)個(gè)周期。一個(gè)75Mhz的時(shí)鐘頻率能得到81幀每秒的速度。

我們進(jìn)行下一步操作，用原始的測(cè)試向量來(lái)驗(yàn)證RTL，也封裝這個(gè)RTL到 bitstream的實(shí)現(xiàn)。
對(duì)于這個(gè)驗(yàn)證，我們挑選SystemC來(lái)共同仿真。因?yàn)檫@個(gè)仿真是面對(duì)RTL級(jí)，測(cè)試將需要很長(zhǎng)時(shí)間。這說(shuō)明了為什么采用c級(jí)設(shè)計(jì)和細(xì)調(diào)更加強(qiáng)大提高了生產(chǎn)力。很多沒(méi)有什么經(jīng)驗(yàn)的客戶也有30-50%的提高。因?yàn)樵谒惴ǖ募?xì)調(diào)過(guò)程中加快驗(yàn)證周期。

Vivado 高層次綜合可以自動(dòng)生成RTL仿真所需的Test bench，復(fù)用原有C-level的TB，對(duì)RTL進(jìn)行混合（有時(shí)序信息）仿真驗(yàn)證。

在這點(diǎn)上，讓我們快進(jìn)到RTL的驗(yàn)證運(yùn)行結(jié)束。

我們能看到產(chǎn)生正確結(jié)果的RTL結(jié)構(gòu)，圖像也被產(chǎn)生在我們的仿真目錄里。

Vivado 高層次綜合 也測(cè)量了實(shí)際的latency（延時(shí)），報(bào)告了RTL仿真的成功。

注意基于c級(jí)仿真和基于RTL仿真有巨大的差距。對(duì)于比較大的設(shè)計(jì)或者測(cè)試向量，基于RTL微調(diào)花時(shí)間太長(zhǎng)時(shí)間了。

我們有了一個(gè)滿足物理約束，功能正確的結(jié)構(gòu)。
所有剩下的就是把它傳遞到系統(tǒng)集成環(huán)境去了。

XILINX 已經(jīng)應(yīng)用了IP-XACT標(biāo)準(zhǔn)去封裝IP，并從一個(gè)工具傳遞到兩外一個(gè)工具。

Vivado 高層次綜合封裝RTL架構(gòu)，集成到Vivado IP 集成器里。

總結(jié)：

Vivado 高層次綜合帶來(lái)了生產(chǎn)力，加快了驗(yàn)證流程。
設(shè)計(jì)探究和高級(jí)的高層次綜合技術(shù)創(chuàng)造了高質(zhì)量的RTL結(jié)構(gòu)
RTL驗(yàn)證和封裝集成使高層次綜合方法容易地應(yīng)用到你存在的設(shè)計(jì)流程里。