鏈路效率

　　鏈路效率是延遲、用戶應(yīng)用設(shè)計(jì)、有效載荷大小和額外開銷的函數(shù)。隨著有效載荷大小(通常稱為最大有效載荷)的增加，有效鏈路效率也會增加。這是由包的額外開銷固定不變這一事實(shí)造成的；如果有效載荷大，效率就提高。一般情況下，256字節(jié)的有效載荷可提供93%的理論效率(256有效載荷字節(jié)+12包頭字節(jié)+8幀字節(jié))。盡管PCI Express允許的包大小可達(dá)4KB，但如果有效載荷大小大于256或512字節(jié)，大多數(shù)系統(tǒng)的性能都無法提高。由于鏈路協(xié)議額外開銷(ACK/NAK、包重新發(fā)送)和流程控制協(xié)議，在Virtex-5 LXT FPGA中實(shí)現(xiàn)x4或x8PCI Express的鏈路效率為88-89%。

　　利用FPGA實(shí)現(xiàn)可以更好地控制鏈路效率，因?yàn)樗试S您選擇與端點(diǎn)實(shí)現(xiàn)對應(yīng)的接收緩沖器尺寸。如果鏈接雙方不是采用相同的方式實(shí)現(xiàn)數(shù)據(jù)通路，則二者的內(nèi)部延遲會不同。例如，如果一號鏈接方使用64位、250MHz實(shí)現(xiàn)，延遲為80ns，而二號鏈接方使用128位、125MHz實(shí)現(xiàn)，延遲為160ns，該鏈路的組合延遲即為240ns?，F(xiàn)在，如果一號鏈接方的接收緩沖器設(shè)計(jì)成160ns的延遲(即期待其鏈接對方也是64位、250MHz實(shí)現(xiàn))，那么鏈路效率就會降低。如果采用ASIC實(shí)現(xiàn)，就不可能改變接收緩沖器的尺寸，效率損失將是實(shí)實(shí)在在的，而且是永久性的。

　　用戶應(yīng)用程序設(shè)計(jì)也會對鏈路效率有所影響。用戶應(yīng)用程序必須設(shè)計(jì)成定期排空PCI Express接口的接收緩沖器，并保持發(fā)送緩沖器時(shí)刻充滿。如果用戶應(yīng)用程序不立即使用接收的包(或者不立即響應(yīng)發(fā)送請求)，無論接口的性能如何，總鏈路效率都會受到影響。

　　使用某些處理器設(shè)計(jì)時(shí)，如果處理器不能執(zhí)行大于1 DWORD的突發(fā)，則需要實(shí)現(xiàn)一個(gè)DMA控制器。這將造成鏈路利用不充分，效率不佳。大多數(shù)嵌入式CPU可以發(fā)送長于1 DWORD的突發(fā)，所以通過良好的FIFO設(shè)計(jì)就可以有效地管理這些設(shè)計(jì)的鏈路效率。

　　PCI Express兼容性

　　兼容性是經(jīng)常被遺漏和低估的重要細(xì)節(jié)。如果要構(gòu)建必須與其他應(yīng)用和設(shè)備一起工作的PCI Express應(yīng)用，則必須確保設(shè)計(jì)的兼容性。

　　兼容性不只針對IP，而是針對整個(gè)解決方案，包括IP、用戶應(yīng)用、半導(dǎo)體器件和硬件板。如果整個(gè)解決方案已經(jīng)過PCI-SIG PCI Express兼容性工作組的驗(yàn)證，就能很好地保證您設(shè)計(jì)的PCI Express部分會一直有效工作。

　　本文結(jié)論：

　　PCI Express已替代PCI成為事實(shí)上的系統(tǒng)互連標(biāo)準(zhǔn)，并且已從PC轉(zhuǎn)移到其他系統(tǒng)市場，包括嵌入式系統(tǒng)設(shè)計(jì)。FPGA非常適合于構(gòu)建PCI Express端點(diǎn)器件，因?yàn)樗试S您創(chuàng)建帶有用戶所需的附加定制功能的兼容性PCI Express器件。

　　類似Virtex-5 LXT和SXT系列的新65nm FPGA完全符合PCI Express v1.1規(guī)范，并為用戶應(yīng)用提供廣泛的邏輯和器件資源。使用外部PHY的Spartan-3系列FPGA提供了低成本解決方案。這些因素，加上內(nèi)在的可編程邏輯優(yōu)勢(靈活性、可再編程性和低風(fēng)險(xiǎn))使FPGA成為PCI Express的最佳平臺。