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對基于FPGA的作戰(zhàn)系統(tǒng)時統(tǒng)的研究與設計

作者：時間：2009-12-23 來源：網(wǎng)絡

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　　其中CLK(時鐘)、RST(復位)、A(外部授時信號)、B(自產(chǎn)生信號)為輸入信號。Y為輸出信號，即中斷信號。仿真結(jié)果如圖4所示。

仿真結(jié)果

　　4 時間精度

　　外部授時信號大多為1秒周期的秒脈沖信號，這時系統(tǒng)獲得的時間只能精確到秒。在需要獲得精確度更高的時間信息時，可利用FPGA中的計數(shù)器等來實現(xiàn)設計。見下面所示：

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關(guān)鍵詞： FPGA 作戰(zhàn)系統(tǒng) 時統(tǒng)

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