FPGA建模

　　該功能驗證方法學中的下一步是對設計進行實時測試。雖然以高級抽象對硬件進行建模能提供高速仿真，但無法對軟硬件集成中存在的潛在問題進行放大。同樣，利用實際激勵在FPGA上運行設計能夠實現(xiàn)詳盡得多的和更實際的功能覆蓋，還能實現(xiàn)與軟件的早期集成。

　　圖6：一種普通的SPEAr(SPEArHead)SoC架構。

　　SPEAr(結構化的處理增強架構)提供一個強大的數字引擎，能夠以很少的時間和很少投資提供特殊的用戶功能(圖6)。該SoC系列具有大量的功能，包括外設，連通性選擇，以及允許采用定制IP，從而有助于縮短上市時間。SPEAr采用一個或兩個先進的ARM926處理內核，帶16k(數據)和16k(指令)高速緩存，主頻為333MHz(最壞條件)。它還提供600，000門(與ASIC等效)的嵌入式可配置邏輯，還配有支持DDR/DDR2存儲器的存儲器接口，以及一個大型的連通性IP(知識產權)系列。這種強大的配置為當今的設計提供了一站式解決方案，同時，通過利用板上能夠映射SPEAr內部可配置邏輯塊的FPGA，可以將時間和資源需求最小化。

　　圖7：Xtreme服務器箱配置優(yōu)化。

　　目標IP(UWB-MAC)被分入兩塊SPEAr板：MACRTL被分入一塊板，而將PHY仿真代碼分到另一塊中。利用一塊仿效MAC-PHY接口的連接板將這兩塊板連接到一起。利用PC上的軟件并通過各自的以太網接口來控制這兩塊板。板上的FPGA有三個接口，分別為AHB，DMA和中斷。

　　定制邏輯(本例中為MACRTL和PHYEmu)與膠合邏輯(連接三個接口所需的邏輯)一道被成功地移植進FPGA。先前開發(fā)的軟件在帶有SPEAr的ARM平臺上得到成功的運行。集成了相同的測試套件，結果顯示，功能性與其他架構的結果一致。