簡化Layer-1設(shè)計(jì)

　　讓我們更深入分析一下將FPGA單純用作協(xié)處理器，從DSP處理器卸載Turbo解碼功能時(shí)可能發(fā)生的問題。在一個(gè)典型的LTE基帶設(shè)計(jì)中分析這種分區(qū)的有效性時(shí)，賽靈思的系統(tǒng)架構(gòu)師們發(fā)現(xiàn)，僅僅是通過SRIO連接將數(shù)據(jù)從DSP處理器轉(zhuǎn)移到FPGA后再返回，就會占用可用延時(shí)預(yù)算中超過20%的資源。令人震驚的是，這還不是最壞的情況。如果加上使用更高調(diào)制方法(如64-QAM) 編碼、1/3碼率20MHz LTE頻段下的2個(gè)MIMO代碼字等混合數(shù)據(jù)，這一比例會迅速提升，從而使情況惡化。

　　一種應(yīng)對辦法就是簡單地添加更大型的“管道”，部署更多高速的千兆位收發(fā)器進(jìn)行數(shù)據(jù)傳輸。雖然以這種方式構(gòu)建系統(tǒng)完全可行，但它會導(dǎo)致系統(tǒng)功耗不必要的增加，因?yàn)檫@種情況下需要相對比較消耗功率的高速串行連接來回傳送數(shù)據(jù)，而且橋接功能是重復(fù)的，因此需要更多硬件資源。

　　還有一種更為理想的較好解決方案。通過將Layer-1的大部分功能整合到FPGA中，設(shè)計(jì)人員就可以避免不必要的開銷，節(jié)省的資源可以用來提高系統(tǒng)吞吐量、縮短延遲，同時(shí)降低功耗。僅降低功耗這一項(xiàng)就可以直接轉(zhuǎn)變?yōu)橄到y(tǒng)可靠性提升、成本降低，以及運(yùn)營成本的節(jié)省。

　　這種架構(gòu)方法完全消除了對DSP的需要——當(dāng)然，如果設(shè)計(jì)人員愿意的話，也可以加入DSP來執(zhí)行一些低速率功能。利用這種劃分方法，F(xiàn)PGA實(shí)現(xiàn)了整個(gè)Layer-1基帶處理功能，將MAC和HARQ處理等其它較高層的功能留給了更具成本效益的通用處理器或網(wǎng)絡(luò)處理器——這些處理器也可以處理額外的回傳連接功能。將所有高性能、對時(shí)間要求嚴(yán)格的功能集成到單一平臺上，F(xiàn)PGA有效地避開了延遲和帶寬局限；同時(shí)，分區(qū)也變成了一項(xiàng)簡單得多的任務(wù)。

　　迄今為止，采用這種方法的主要障礙是對簡化流程(從設(shè)計(jì)概念到硬件)的需求。此外，對已經(jīng)習(xí)慣以DSP為中心設(shè)計(jì)流程的設(shè)計(jì)人員來說，他們需要IP和開發(fā)工具的幫助才能更容易地利用FPGA的強(qiáng)大功能，并在其中迅速高效地開發(fā)基帶功能。

　　賽靈思的LTE上行鏈路通道解碼器和LTE下行鏈路通道編碼器LogiCORE，可以消除設(shè)計(jì)人員在考慮采用FPGA時(shí)的顧慮，因?yàn)樗梢詫⒍喾N關(guān)鍵的Layer-1功能集成到單一IP解決方案中，而這個(gè)解決方案可以通過Xilinx CORE Generator工具中的圖形用戶界面進(jìn)行靈活定制。利用這種設(shè)計(jì)流程，對FPGA了解有限的工程師們就可以將精力集中于更廣泛的系統(tǒng)設(shè)計(jì)，從而大大減輕開發(fā)和集成的工作量。