Virtex5高性能FPGA的脈沖激光測距系統(tǒng)
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1 引言
傳統(tǒng)激光脈沖時間測距系統(tǒng)常采用模擬電路閾值檢測實現(xiàn)時刻鑒別。這種方法比較簡單，但受脈沖幅度變化的影響較大，且對信噪比要求很高。當(dāng)信噪比很低時，則無法實現(xiàn)測距功能。因此不用門控電路控制脈沖計數(shù)，而直接利用高速數(shù)據(jù)采集器件及計算機進行數(shù)據(jù)采集和處理，可以獲得大量的回波信息。面對高速率的傳輸數(shù)據(jù)，高性能FPGA的接口設(shè)計便成為連接前端A／D與后端信號處理器的紐帶。
2 激光測距原理
在此僅討論脈沖體制的激光雷達。作為一種非相干激光雷達，它采用的是脈沖法測距，即利用脈沖激光器發(fā)射一個或一列很窄的激光脈沖，通過測量回波與發(fā)射主波之間的脈沖延遲時間來測量距離(即測量飛行時間法)。在靈敏度足夠和不產(chǎn)生測距模糊的情況下，其最大測量距離為：
R一=cTr/2=(C/2/fr=) (1)
式中：c是光速；Tr是激光往返于發(fā)射器和目標(biāo)之間的傳播時間，這里等于發(fā)射脈沖的重復(fù)周期；fc是激光發(fā)射脈沖的重復(fù)頻率，用于確定回波脈沖是否到達的同步標(biāo)志則決定了測距的準(zhǔn)確度。對于利用計數(shù)脈沖計算光脈沖傳播時間，其傳播時間為：T=Tc·N=N/fc (2)
式中：N為傳播時間內(nèi)計數(shù)脈沖個數(shù)；Tc為計數(shù)器時鐘周期；fc為計數(shù)器時鐘頻率。其目標(biāo)距離為：R=cN/2fc (3)
由式(3)可知，fc越大，測量距離R精度越小。因此脈沖激光測距法的測距精度與計數(shù)脈沖時鐘頻率成反比，即時鐘頻率越高，測距精度也越高。
3 AT84AS004和XCL5VLX50簡介
AT84AS004是由1：4的DMUX組成的10位2 Gs／s模數(shù)轉(zhuǎn)換器，適用于滿足第一或第二奈奎斯特采樣定律的寬帶信號的數(shù)字化。當(dāng)它工作在2 Gs/s時，滿足奈奎斯特第一定律會有7．8位的有效位和一55 dB的SFDR；滿足奎斯特第二定律會有7．5位的有效位和54 dB的SFDR。1：4的多路數(shù)字信號輸出是與LVDS邏輯兼容的，與標(biāo)準(zhǔn)的DSP和FPGA接口匹配，AT84AS004工作在2 Gs／s。由于A/D轉(zhuǎn)換器AT84AS004集成度較高，模塊設(shè)計相對簡單。前端與運放采用差分輸入方式，后端與FPGA內(nèi)的4個雙口RAM對應(yīng)連接。采樣速率為1 GHz，數(shù)據(jù)輸出采用1：4并行模式，輸出數(shù)據(jù)率為250 MHz,輸入時鐘和數(shù)據(jù)輸出時鐘類型可分別設(shè)置為CLK／2和DR/2，設(shè)置方法如圖1所示。PCB設(shè)計可參考AT84A—S004一EB數(shù)據(jù)手冊。
FPGA的選型主要基于高速和RAM資源豐富考慮目。由于XCL5VLX50的內(nèi)核可工作在550MHz時鐘嚇，同時內(nèi)部具有接近2 Mbit的RAM存儲空間，能很好滿足前端高速A／D數(shù)據(jù)采集和存儲接口設(shè)計，同時也能滿足高速數(shù)據(jù)吞吐率的要求。
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4 激光脈沖測距雷達系統(tǒng)實現(xiàn)框架
系統(tǒng)由高速運放、高速A/D轉(zhuǎn)換器、低通濾波器、積累平均等功能模塊組成。其中，低通濾波器可通過FPGA硬件完成，積累平均等功能模塊可由高性能DSP組成。同時還需要有高速、高性能的FPGA構(gòu)成MD轉(zhuǎn)換器與FPGA和FPGA與DSP之間的高速數(shù)據(jù)接口。其信號流程是模擬信號首先通過運放AD8352差分放大送入AT84AS004內(nèi)，輸出分A，B，C,D 4個端口。當(dāng)采樣率為1 GHz時，采用同步輸出模式的數(shù)據(jù)輸出頻率可達到125 MHz，再在FPGA內(nèi)做相應(yīng)處理，根據(jù)采樣同步信號形成數(shù)據(jù)幀，分別送入TS一201的鏈路口L0~L3和總線DO～D63上。存入TS一20l片內(nèi)RAM中并進行相關(guān)運算，然后通過鏈路口送入第2片TS一201中進行其他數(shù)據(jù)運算，數(shù)據(jù)結(jié)果通過與DSP相連的CY7C68013轉(zhuǎn)換為USB協(xié)議數(shù)據(jù)或串口數(shù)據(jù)傳到上位機。上位機軟件采用VC語言，設(shè)計軟件可識別USB接口，將距離數(shù)據(jù)讀出并實時顯示。A／D變換器時鐘由AD9516產(chǎn)生，輸入系統(tǒng)時鐘或板上晶體振蕩器時鐘。圖2所示為系統(tǒng)設(shè)計框圖。
5 FPGA內(nèi)部接口設(shè)計
FPGA內(nèi)部要求完成同步接收前端A/D采集的數(shù)據(jù)，并將數(shù)據(jù)進行低通濾波處理后轉(zhuǎn)換為TS201鏈路口模式數(shù)據(jù)和總線模式數(shù)據(jù)，同時還要求模擬設(shè)計SPI端口完成時鐘器件AD9516的初始化配置。與前端A／D接口設(shè)計采用4路同步鎖存模式，同步接收時鐘為125 MHz，上下沿觸發(fā)，每路數(shù)據(jù)位寬為10 bit，將每路低位補零處理后拼成64 bit數(shù)據(jù)，各接口設(shè)計如圖3所示。
6 系統(tǒng)性能分析
6．1 采樣率
為了能對激光窄脈沖實時采樣，要求采樣率達1 GHz。該方案采用E2V公司的高速A／D轉(zhuǎn)換器AT84AS一004，其最高采樣率可達2 GHz，提高了系統(tǒng)的升級能力，同時由于該器件具有多路轉(zhuǎn)換功能，因而可大大降低數(shù)據(jù)傳輸速率，為系統(tǒng)硬件設(shè)計提供了條件。
6．2 數(shù)據(jù)傳輸率
由于A／D采樣位寬為10位，當(dāng)采樣率為1 GHz時，其數(shù)據(jù)傳輸速率為10 Gbit／s，故對系統(tǒng)的吞吐能力提出了挑戰(zhàn)。系統(tǒng)的吞吐能力完全取決于高性能ADSP TS201的鏈路口與總線的傳輸能力，當(dāng)TS201系統(tǒng)工作在80 MHz時，鏈路口時鐘工作在350 MHz時，總吞吐能力為13．52 Gbit／s，完全可以滿足當(dāng)前系統(tǒng)數(shù)據(jù)吞吐能力要求。而當(dāng)采樣率為1 GHz。系統(tǒng)采樣時間為10μs，采樣周期為1 ms時，可以在FPGA內(nèi)部設(shè)計雙口RAM，其緩存空間最大需要100 Kbit，而單獨總線的傳輸速率在0．5 ms內(nèi)就可達2．56 Mbit，鏈路口可作為系統(tǒng)升級為2 GHz采樣率時備用。
6．3 測距精度
由于測距精度與計數(shù)脈沖頻率成反比，當(dāng)計數(shù)脈沖頻率為500 MHz時，其理想情況下的最小測距精度可達0．3 m。
7 結(jié)語
在給定測距范圍內(nèi)，測距系統(tǒng)無非追求兩個重要指標(biāo)：一是測距精度，二是實時性。當(dāng)采用高性能FPGA作為激光窄脈沖處理核心框架后，系統(tǒng)在這兩個指標(biāo)上都具備軟件處理上無可替代的硬性指標(biāo)。
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