腦電信號(hào)(EEG)是一種典型的生物電信號(hào)，是大腦皮層腦神經(jīng)細(xì)胞電活動(dòng)的總體反映，其中包含了大量的生理和病理信息，是臨床檢測(cè)的重要生理參數(shù)之一，也是認(rèn)知科學(xué)、腦機(jī)接口和警覺度等領(lǐng)域研究的重要手段。由于傳統(tǒng)腦電信號(hào)采集設(shè)備都比較龐大，不便于腦電信號(hào)的適時(shí)獲取，因此研究便攜式腦電信號(hào)采集設(shè)備具有重要意義。

腦電信號(hào)采集系統(tǒng)主要包括信號(hào)放大與調(diào)理、模數(shù)轉(zhuǎn)換、信號(hào)處理與傳輸?shù)取Ｓ捎谌梭w的阻抗高且變化大，腦電信號(hào)又很微弱，外部環(huán)境的干擾很大，因此腦電信號(hào)采集系統(tǒng)的放大與調(diào)理電路比較復(fù)雜，通常要包括高輸入阻抗和高共模抑制比的前級(jí)放大、帶通濾波、工頻陷波、多級(jí)放大等，導(dǎo)致體積大功耗高。模數(shù)轉(zhuǎn)換的精度和速率也決定了腦電信號(hào)采集系統(tǒng)的性能，采用10位的模數(shù)轉(zhuǎn)換芯片，或者采用ADI公司最高采樣率1.25 MBPS的12位AD1671芯片，或者采用16位模/數(shù)轉(zhuǎn)換芯片。采用單片機(jī)、ARM和DSP作為控制器件的系統(tǒng)中，一般只能完成數(shù)據(jù)采集和處理較為單一的功能，其中以DSP的數(shù)據(jù)處理能力最強(qiáng)。相比之下，采用FPGA 作為主控芯片通過硬件描述語(yǔ)言編程可以靈活地進(jìn)行配置，實(shí)現(xiàn)對(duì)多通道數(shù)據(jù)的并行處理，同時(shí)能將多個(gè)功能在單芯片上實(shí)現(xiàn)，基于FGPA和ADS1258設(shè)計(jì)了集成有視覺、聽覺和體感刺激信號(hào)源與16通道腦電信號(hào)采集功能的誘發(fā)電位儀。腦電信號(hào)傳輸?shù)氖侄我訮CI總線、USB等有線方式為主，無(wú)線方式傳輸速率較低，但更易于便攜式設(shè)計(jì)，因此可以針對(duì)特定的應(yīng)用。

ADS1298是TI公司近年推出的一款針對(duì)心電和腦電信號(hào)采集的24位專用模數(shù)轉(zhuǎn)換芯片，本文利用該芯片的高精度，以FPGA為主控制芯片，通過將工頻陷波、帶通濾波等模擬部分轉(zhuǎn)移到數(shù)字側(cè)，在保證性能的前提下簡(jiǎn)化腦電信號(hào)放大與調(diào)理的模擬電路，實(shí)現(xiàn)便攜式腦電信號(hào)的采集。

1 系統(tǒng)結(jié)構(gòu)

本文提出的腦電信號(hào)采集系統(tǒng)包括信號(hào)采集、模數(shù)轉(zhuǎn)換和數(shù)據(jù)傳輸三個(gè)部分。腦電信號(hào)采集系統(tǒng)的總體框圖如圖1所示。

預(yù)處理電路包含RC低通濾波和過壓保護(hù)電路，對(duì)腦電極采集到的信號(hào)進(jìn)行低通濾波和過壓保護(hù)后直接送入到ADS1298模數(shù)轉(zhuǎn)換器中進(jìn)行模/數(shù)轉(zhuǎn)換。右腿驅(qū)動(dòng)電路主要是用來抑制共模干擾，由ADS1298 內(nèi)部的RLD電路以及外部的電容電阻構(gòu)成的反向放大濾波電路組成。

系統(tǒng)采用FPGA作為主控制芯片，利用硬件描述性語(yǔ)言來編寫配置I/O 口成通用串行SPI接口，與高精度多通道的模數(shù)轉(zhuǎn)換芯片ADS1298 的SPI 接口相連實(shí)現(xiàn)通信，從而控制ADS1298 將腦電極采集到的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，經(jīng)過濾波陷波處理后存儲(chǔ)在SDRAM中，作為采集數(shù)據(jù)的緩沖部分，以便為后續(xù)的傳輸模塊做準(zhǔn)備。

數(shù)據(jù)傳輸模塊主要是采用FPGA配置I/O口作為以太網(wǎng)接口芯片DM9000A的控制接口，并與DM9000A的控制接口串聯(lián)，實(shí)現(xiàn)其邏輯控制;采用UDP 協(xié)議將從SDRAM中讀取的數(shù)據(jù)打包，通過RJ45網(wǎng)絡(luò)接口，傳輸?shù)缴衔粰C(jī)。8個(gè)通道1 kHz的采樣率，理論上需要192 Kb/s的傳輸速率，以太網(wǎng)口10/100M的傳輸速率完全能滿足需要。

2 硬件電路設(shè)計(jì)

2.1 腦電信號(hào)采集預(yù)處理電路

人體自發(fā)的腦電信號(hào)的幅值很小，一般為5~100 μV,而誘發(fā)腦電信號(hào)的幅值更小，只為2 μV左右。

TI的ADS1298是24位、8通道差分輸入模/數(shù)轉(zhuǎn)換芯片，最大共模抑制比可達(dá)115 dB,直流輸入阻抗1 GΩ，在內(nèi)部增益設(shè)置為12 倍和參考電壓VREF =2.4 V 的條件下，信號(hào)分辨率為：

因此，將腦電信號(hào)不經(jīng)過放大和調(diào)理直接經(jīng)過簡(jiǎn)單的低通濾波后進(jìn)行模數(shù)轉(zhuǎn)換仍可以滿足需要，故預(yù)處理電路設(shè)計(jì)如圖2所示，其頻率響應(yīng)函數(shù)為：

由式(2)可知3 dB截止頻率為96.2 Hz,腦電信號(hào)主要頻帶集中0.1~100 Hz,此預(yù)處理電路可完全涵蓋腦電信號(hào)的有用信息。

2.2 右腿驅(qū)動(dòng)電路

右腿驅(qū)動(dòng)電路是抑制生物電信號(hào)采集系統(tǒng)中的共模干擾(特別是50 Hz的工頻)的最常用、最有效的一種方法。由于ADS1298芯片內(nèi)部集成了右腿驅(qū)動(dòng)電路，因此只需要配置ADS1298 內(nèi)部相關(guān)寄存器，并在外圍使用少量的電子器件，即可實(shí)現(xiàn)該功能，具體右腿驅(qū)動(dòng)電路如圖3所示。從圖3可知，電路由ADS1298內(nèi)部的RLD電路以及外部的R3 ,R4 ,C3 組成，其中R3 起限流保護(hù)作用，R4 與C3 構(gòu)成反向放大濾波電路。

2.3 FPGA接口電路

為了實(shí)現(xiàn)高精度、高可靠性的腦電信號(hào)采集，本系統(tǒng)采用Altera Cyclone Ⅱ系列芯片EP2C35F672 作為控制和處理的核心，EP2C35系列FPGA內(nèi)部包含33 216個(gè)邏輯單元(LE)，105 個(gè)M4K RAM 塊，RAM 總量達(dá)到483 840位，35個(gè)內(nèi)嵌乘法器，4個(gè)鎖相環(huán)(PLL)，可用最大I/O 口為475,內(nèi)部資源完全滿足高性能的腦電采集系統(tǒng)的需求。

本系統(tǒng)中與FPGA 相連的有模數(shù)轉(zhuǎn)換芯片ADS1298、以太網(wǎng)接口芯片DM9000A和SDRAM.FPGA的接口電路就是把這些芯片的信號(hào)控制端口、數(shù)據(jù)讀寫端口和地址端口直接與FPGA的I/O相連，通過Quartus Ⅱ分配相對(duì)應(yīng)的I/O口，即可實(shí)現(xiàn)接口電路的有效連接。

3 軟件模塊設(shè)計(jì)

3.1 FPGA內(nèi)部信號(hào)處理控制模塊設(shè)計(jì)

本系統(tǒng)使用Verilog HDL語(yǔ)言單獨(dú)編寫A/D轉(zhuǎn)換器的控制模塊、SDRAM存儲(chǔ)器控制模塊、數(shù)字濾波器模塊以及以太網(wǎng)端口傳輸控制模塊，通過功能仿真和時(shí)序仿真來驗(yàn)證各個(gè)模塊是否能夠獨(dú)立完成相對(duì)應(yīng)的控制功能。驗(yàn)證成功后，最終通過例化，在FPGA內(nèi)部形成一個(gè)腦電信號(hào)采集系統(tǒng)的核心處理控制模塊，圖4為核心處理控制模塊的具體功能結(jié)構(gòu)模塊框圖。

3.2 ADS1298軟件設(shè)計(jì)

本系統(tǒng)中最重要的一環(huán)就是模/數(shù)轉(zhuǎn)換，這里重點(diǎn)介紹ADS1298的軟件模塊設(shè)計(jì)。ADS1298的工作流程主要包括：上電初始化、發(fā)送操作命令和配置寄存器、開始轉(zhuǎn)換并讀取轉(zhuǎn)換數(shù)據(jù)。ADS1298的操作命令主要分為數(shù)據(jù)操作命令和寄存器讀寫命令。數(shù)據(jù)操作命令主要包含SDATA和RDATAC(連續(xù)讀數(shù)據(jù))。連續(xù)讀數(shù)據(jù)只需要寫入一次RDATAC 操作命令，就可以在每次的DRDY變?yōu)榈碗娖綍r(shí)讀取轉(zhuǎn)換數(shù)據(jù)。寄存器讀寫命令分為RREG 和WREG.這兩個(gè)操作命令分別包含兩個(gè)字節(jié)，第一個(gè)字節(jié)為讀寫寄存器的起始地址，第二個(gè)字節(jié)為讀寫寄存器的個(gè)數(shù)。

FPGA 軟件編程中具體的ADS1298 模塊內(nèi)部框圖如圖5所示。

3.3 數(shù)字濾波模塊軟件設(shè)計(jì)

本系統(tǒng)的數(shù)字濾波模塊主要為50 Hz 陷波器和數(shù)字帶通濾波器，兩者的軟件設(shè)計(jì)方法相似，這里重點(diǎn)介紹50 Hz 的陷波器設(shè)計(jì)方法。本系統(tǒng)中設(shè)計(jì)的陷波器技術(shù)指標(biāo)為：抽樣頻率fs 為1 kHz,陷波頻率fo 為50 Hz,3 dB 帶邊頻率為45 Hz和55 Hz,阻帶上下邊頻率為49 Hz和51 Hz,阻帶衰減不小于40 dB.為了便于硬件的實(shí)現(xiàn)，本文選用二階的IIR 陷波器，其傳遞函數(shù)如式(3)所示：

k 的值決定了陷波深度，根據(jù)具體的信號(hào)進(jìn)行調(diào)整，從而實(shí)現(xiàn)最佳陷波。對(duì)于EEG信號(hào)，最佳的k 取值為0.88.FPGA軟件設(shè)計(jì)時(shí)需要根據(jù)傳遞函數(shù)設(shè)置幾個(gè)寄存器存儲(chǔ)系數(shù)和中間值，并在每個(gè)時(shí)鐘對(duì)這些中間值移位更新，然后重新計(jì)算得到新的輸出值。

4 結(jié)語(yǔ)

系統(tǒng)采用Altera Cyclone Ⅱ系列芯片EP2C35F672作為控制和處理的核心，8通道、低噪聲、低功耗、24位的Σ-△模/數(shù)轉(zhuǎn)換芯片ADS1298作為采集系統(tǒng)核心，簡(jiǎn)化了系統(tǒng)的硬件設(shè)計(jì)，具有功耗低、便攜式、精度高等優(yōu)點(diǎn);采用FPGA和DM9000A以太網(wǎng)控制器相結(jié)合，成功的將腦電信號(hào)采集系統(tǒng)和PC上位機(jī)相連，避免了直接上傳時(shí)的數(shù)據(jù)丟失，實(shí)現(xiàn)了彼此間的高速數(shù)據(jù)通信。本系統(tǒng)利用Quartus Ⅱ工具和Verilog HDL 語(yǔ)言對(duì)FPGA進(jìn)行設(shè)計(jì)、仿真和驗(yàn)證，便于設(shè)計(jì)的修改和優(yōu)化，大大縮短了產(chǎn)品的開發(fā)設(shè)計(jì)周期，因此本系統(tǒng)具有良好的使用價(jià)值和應(yīng)用前景。