圖6 中，con_en 表示輸入使能信號(hào)，con_in 表示編碼之前的數(shù)據(jù)，data_out表示3/4碼率編碼之后的數(shù)據(jù)，rdy_34 表示輸出數(shù)據(jù)有效的信號(hào)，輸入時(shí)鐘頻率為75 MHz,采樣時(shí)鐘頻率為150 MHz.

通過(guò)對(duì)比圖5的仿真結(jié)果和圖6的在線測(cè)試結(jié)果，可以驗(yàn)證在高速的時(shí)鐘下設(shè)計(jì)的正確性.

4 結(jié)語(yǔ)本文主要闡述了L-DACS1 中多速率卷積編碼器的工作原理，利用FPGA設(shè)計(jì)實(shí)現(xiàn)了可以在高速多碼率條件下正常工作的多速率卷積編碼器.同時(shí)用VerilogHDL 硬件描述語(yǔ)言對(duì)此設(shè)計(jì)進(jìn)行了仿真驗(yàn)證，最后使用75 MHz的主時(shí)鐘頻率，在Xilinx公司的Virtex-5系列的XC5VLX110-F1153 型號(hào)的芯片下完成了硬件的調(diào)試.仿真及在線測(cè)試，結(jié)果表明達(dá)到了預(yù)期的設(shè)計(jì)要求，并用于實(shí)際項(xiàng)目中.