鋰離子電池管理芯片的研究及其低功耗設(shè)計(jì) — 數(shù)?；旌想娐返牡凸?/h1>

作者： 時間：2013-04-25 來源：網(wǎng)絡(luò)

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CING: normal; COLOR: rgb(68,68,68); WORD-SPACING: 0px; PADDING-TOP: 0px; -webkit-text-size-adjust: auto; -webkit-text-stroke-width: 0px">動態(tài)邏輯電路有較低的功耗，尤其是動態(tài)差分邏輯因?yàn)榫哂懈叩脑肼曇种铺匦远艿街匾?，文獻(xiàn)[49]提出了研究了有限擺幅邏輯(Swing Limited Logic，SLL)，能夠在給定的電源電壓下實(shí)現(xiàn)高性能，能量延遲積比傳統(tǒng)的電路低一個數(shù)量級。

4版圖級

1)布局布線在低功耗版圖設(shè)計(jì)中，合理的布局布線是關(guān)鍵。傳統(tǒng)的布局和布線是以面積和延時為考慮重點(diǎn)，因此常常追求布線最短、電容最小;而面向低功耗的布局布線方法，不僅考慮傳統(tǒng)的設(shè)計(jì)目標(biāo)，還要和設(shè)計(jì)中的信號活動性結(jié)合，以信號活動性和電容乘積最小為優(yōu)化目標(biāo)，實(shí)現(xiàn)低功耗[50]。

2)時鐘樹設(shè)計(jì)版圖設(shè)計(jì)中，時序電路是降低功耗的一個重點(diǎn)。在同步系統(tǒng)中，時鐘通常消耗總能量中很大的一部分;不同的設(shè)計(jì)目標(biāo)中，時鐘產(chǎn)生和時鐘分布的功耗所占系統(tǒng)功耗的比例可以達(dá)到30%甚至40%.在這個階段，時鐘網(wǎng)絡(luò)分布即時鐘樹結(jié)構(gòu)的優(yōu)化，以及驅(qū)動方式的選擇，利用緩沖器插入優(yōu)化和變線寬優(yōu)化，可以在節(jié)點(diǎn)延時和功耗之間取得折衷。另外，鑒于時鐘偏差對電路性能的重要影響，在保證電路時序的前提下，可以采用特定的非零偏差時鐘樹，來獲得有益的功耗降低以及時鐘頻率和電路穩(wěn)定性的改善。

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