面對(duì)SoC的設(shè)計(jì)挑戰(zhàn)
1965年，戈登-摩爾博士出色地預(yù)見(jiàn)到了IC晶體管數(shù)量上的指數(shù)式增長(zhǎng)模式。作為摩爾定律的直接結(jié)果，現(xiàn)在工程師們可以把整個(gè)系統(tǒng)置于一塊芯片上。在0.13微米標(biāo)準(zhǔn)單元制造工藝中，硅密度通常超過(guò)10萬(wàn)門(mén)/mm2。因此，當(dāng)今即使一枚低成本的芯片(芯片面積50mm2)也可能有5百萬(wàn)個(gè)邏輯門(mén)。現(xiàn)今SoC設(shè)計(jì)的好處人所共知。相比于較低集成度的電路設(shè)計(jì)，SoC集成將降低產(chǎn)品成本、提高性能并延長(zhǎng)電池壽命。不過(guò)，SoC的設(shè)計(jì)人員也受到這些數(shù)百萬(wàn)門(mén)設(shè)計(jì)的復(fù)雜性的困擾。許多小組報(bào)告稱(chēng)，其高達(dá)70%的研發(fā)工作用在了模塊或系統(tǒng)級(jí)的驗(yàn)證上。隨著SoC設(shè)計(jì)復(fù)雜性和芯片密度的增長(zhǎng)，設(shè)計(jì)時(shí)間和成本將會(huì)不斷迅速攀高。盡管EDA工具有了重大改進(jìn)，但現(xiàn)行SoC的設(shè)計(jì)方法無(wú)法填補(bǔ)邏輯復(fù)雜性與設(shè)計(jì)師生產(chǎn)率間的空白。此外，單一SoC設(shè)計(jì)的成本在飛漲。僅一枚芯片的設(shè)計(jì)和驗(yàn)證成本通常就超過(guò)上千萬(wàn)美元。
為應(yīng)對(duì)SoC研發(fā)的機(jī)遇、困難和高昂花費(fèi)，一些公司正在開(kāi)發(fā)適合多個(gè)產(chǎn)品和客戶(hù)、適用性較強(qiáng)的專(zhuān)用SoC。這樣做可為這些公司評(píng)估其SoC投資提供所需的規(guī)模經(jīng)濟(jì)依據(jù)。尋求對(duì)目標(biāo)應(yīng)用領(lǐng)域的最佳支持和廣泛應(yīng)用性之間的恰當(dāng)平衡是目前電子系統(tǒng)設(shè)計(jì)的中心課題。

軟件可編程性是根本
這種設(shè)計(jì)挑戰(zhàn)驅(qū)使嵌入式處理器走入SoC設(shè)計(jì)更為核心的位置。高級(jí)語(yǔ)言的可編程性可同時(shí)滿(mǎn)足功能性的更迅速開(kāi)發(fā)和對(duì)變更要求更敏捷的適應(yīng)性。數(shù)據(jù)密集型SoC的功能，特別是對(duì)高吞吐量和低功率要求的功能，一般由不可更改的硬連接邏輯擔(dān)綱。通用的嵌入式RISC芯核一直以來(lái)都在處理低性能的用戶(hù)界面、系統(tǒng)管理和應(yīng)用控制功能，以應(yīng)付這些功能的內(nèi)在復(fù)雜性和易變性。
但是，通用嵌入式處理器的發(fā)展之路存在兩個(gè)不足。第一，這類(lèi)處理器進(jìn)展緩慢。它們一旦有任何新改變，所用硬件和軟件工具都要手工研發(fā)。處理器設(shè)計(jì)師會(huì)遺漏那些只對(duì)特定用途至關(guān)重要的特性，同時(shí)他們常常也會(huì)把不是大家都需要的無(wú)關(guān)特性加到每次實(shí)現(xiàn)中。開(kāi)發(fā)新的處理器方案與軟件環(huán)境的高成本高投入，制約了為適合目標(biāo)應(yīng)用所進(jìn)行的對(duì)處理器架構(gòu)的微雕細(xì)琢。第二，最終產(chǎn)品的復(fù)雜性要求把多個(gè)不同子系統(tǒng)集成到單一SoC上，半導(dǎo)體器件的定標(biāo)可以做到這一點(diǎn)。下一代SoC通常將融合重要的控制、信號(hào)、媒介、加密和網(wǎng)絡(luò)處理等子系統(tǒng)。設(shè)計(jì)的最大難點(diǎn)將不再是各子系統(tǒng)的實(shí)現(xiàn)，而是正確和最佳實(shí)現(xiàn)所有預(yù)期功能的系統(tǒng)設(shè)計(jì)。當(dāng)然，沒(méi)有用于SoC上所有處理器的統(tǒng)一架構(gòu)和工具，沒(méi)有易操作的多處理器仿真和通用的軟件開(kāi)發(fā)工具，SoC系統(tǒng)集成將難于實(shí)現(xiàn)。

處理器定標(biāo)模型

圖1 標(biāo)準(zhǔn)單元門(mén)密度和時(shí)鐘速率趨勢(shì)

圖2 優(yōu)化的EEMBC用戶(hù)基準(zhǔn)/MHz

圖3 每芯片處理器數(shù)

圖4 集總SoC處理器性能

國(guó)際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)描繪了今后15年半導(dǎo)體工業(yè)在硅器件密度和性能上的主流趨勢(shì)。它作為技術(shù)規(guī)劃的目標(biāo)曾經(jīng)推動(dòng)了摩爾定律的發(fā)展。基礎(chǔ)半導(dǎo)體技術(shù)的不斷定標(biāo)與改進(jìn)高性能通用處理器架構(gòu)的預(yù)期回報(bào)縮減形成鮮明對(duì)比。過(guò)去15年計(jì)算機(jī)系統(tǒng)技術(shù)和性能的定標(biāo)經(jīng)驗(yàn)不能簡(jiǎn)單地用于今后15年的嵌入式SoC。ITRS藍(lán)圖可作為進(jìn)一步預(yù)測(cè)SoC設(shè)計(jì)中處理器作用的基礎(chǔ)。這種處理器定標(biāo)擴(kuò)展模型具有決定性的一點(diǎn)，即晶體管級(jí)的密度增長(zhǎng)(如摩爾定律所預(yù)測(cè))可以有效地被用來(lái)進(jìn)行電子產(chǎn)品性能、效率和適應(yīng)性的不斷改進(jìn)。
此模型的建立基于下列所預(yù)計(jì)的變化：
?門(mén)級(jí)定標(biāo)：器件尺寸的變小和器件密度的不斷增加為在SoC器件上迅速集成電子系統(tǒng)特性提供了技術(shù)能力和經(jīng)濟(jì)推動(dòng)力。今后15年，隨著典型的批量生產(chǎn)SoC器件的復(fù)雜性由數(shù)百萬(wàn)門(mén)上升到5億門(mén)，技術(shù)和經(jīng)濟(jì)因素將使SoC設(shè)計(jì)結(jié)構(gòu)有很大改變。圖1對(duì)進(jìn)行標(biāo)準(zhǔn)單元邏輯綜合和布局的典型門(mén)密度及最差情形時(shí)鐘速率作了預(yù)測(cè)。
?需遵循的可編程性：SoC設(shè)計(jì)成本的上升將推動(dòng)可編程性在更多SoC功能中的運(yùn)用，以限制研發(fā)費(fèi)用開(kāi)支和增加潛在制造量?？删幊绦缘脑黾訉⑹挂粔KIC可以滿(mǎn)足很多產(chǎn)品的需要，并可以通過(guò)軟件迅速并低價(jià)地修復(fù)設(shè)計(jì)錯(cuò)誤。最終產(chǎn)品在增加功能復(fù)雜性的要求上，相對(duì)于其它可配置性或可編程性機(jī)制而言，更傾向基于軟件的處理器可編程性。然而，基于處理器的軟件操作不是SoC設(shè)計(jì)中可編程性發(fā)揮作用的唯一形式。源于標(biāo)準(zhǔn)可編程邏輯器件的FPGA邏輯模塊也將出現(xiàn)，盡管程序設(shè)計(jì)模型(一種硬件描述語(yǔ)言而非高級(jí)編程語(yǔ)言)和電路效率方面的局限性將可能制約FPGA在可編程接口和專(zhuān)用計(jì)算結(jié)構(gòu)的應(yīng)用?，F(xiàn)今，相對(duì)于同一IC加工工藝的邏輯單元標(biāo)準(zhǔn)來(lái)說(shuō)，基于FPGA的邏輯存在約5倍時(shí)鐘速率和密度增加10倍以上等不利條件。如ITRS藍(lán)圖所預(yù)測(cè)，線(xiàn)寬將由現(xiàn)今的130nm縮小到2016年的約22nm，由FPGA架構(gòu)對(duì)線(xiàn)路延遲的高敏感性不但不會(huì)減小，反而會(huì)繼續(xù)增加。
?定制的處理器：定制的專(zhuān)用處理器將可有效替代硬連接邏輯功能塊。圖2示出用專(zhuān)用指令集定制處理器的性能效果，并對(duì)Tensilica Xtensa架構(gòu)(T1050)的每MHz EEMBC用戶(hù)基準(zhǔn)性能與Xtensa的基礎(chǔ)版本、ARM(64位方案)和MIPS(64及32位方案)進(jìn)行了比較。定制的處理器快達(dá)50倍。
但單憑性能就讓SoC設(shè)計(jì)師廣泛采納專(zhuān)用處理器是不夠的。還需要具備兩種特性：即處理器架構(gòu)必須擁有高度的適應(yīng)性以滿(mǎn)足精確指令集的應(yīng)用需要；硬件和軟件必須無(wú)縫地一并生成，而無(wú)需專(zhuān)門(mén)的處理器硬件或軟件技能，并且不增加驗(yàn)證風(fēng)險(xiǎn)。
此外，從應(yīng)用源代碼完全自動(dòng)生成新處理器方面來(lái)看在降低勞動(dòng)強(qiáng)度和技能水平、增加處理器架構(gòu)的最優(yōu)性方面有著極大的前景。
?應(yīng)用的并行性：系統(tǒng)應(yīng)用中內(nèi)在并行性的增長(zhǎng)和這種并行性方法的改進(jìn)，將大量使用小型專(zhuān)用處理器芯核作為先進(jìn)SoC設(shè)計(jì)的自然結(jié)構(gòu)。隨著SoC集成越來(lái)越多的不同功能以及數(shù)據(jù)流分辯力的增加，所提取的并行性也將增加。多種應(yīng)用中的性能將只受制于以適當(dāng)?shù)母邘?、低等待時(shí)間、處理器間通信等方式，在一個(gè)器件上集成多個(gè)處理器的能力。該處理器定標(biāo)模型預(yù)計(jì)，小型、擴(kuò)展的處理器將得到大量使用，先進(jìn)的設(shè)計(jì)將納入數(shù)百或數(shù)千個(gè)通信芯核。許多高性能、數(shù)據(jù)并行、單指令多數(shù)據(jù) (SIMD) 長(zhǎng)指令字芯核會(huì)在每個(gè)芯片上使用。圖3示出芯片面積為140mm2下的模型。
?多個(gè)處理器的集總性能：SoC設(shè)計(jì)師將利用指令級(jí)和任務(wù)級(jí)兩個(gè)并行性。專(zhuān)用處理器架構(gòu)將利用指令級(jí)并行性，在單一種算法內(nèi)，通過(guò)矢量(SIMD)和長(zhǎng)指令字技術(shù)使吞吐量和效率大為增加。多個(gè)處理器自然利用任務(wù)級(jí)并行性。集成式開(kāi)發(fā)工具和處理器生成器將使設(shè)計(jì)師可以研究由簡(jiǎn)單的增強(qiáng)型RISC處理器到龐大的長(zhǎng)指令字矢量架構(gòu)的各處理器的擴(kuò)展范圍，他們還將可以探查各種不同的處理器數(shù)量和系統(tǒng)拓樸。大量簡(jiǎn)單處理器和小量復(fù)雜處理器的模型產(chǎn)生了相似的整體吞吐量預(yù)測(cè)。吞吐量集總性能示于圖4中(假定芯片面積為140mm2，處理器架構(gòu)適度擴(kuò)展)。在較小型簡(jiǎn)單擴(kuò)展處理器和較龐大型數(shù)據(jù)并行處理器兩種情形下，性能增長(zhǎng)率(年增65%)及絕對(duì)值(1013操作/秒)是相似的。

SoC設(shè)計(jì)的新方法
一種加快多功能數(shù)百萬(wàn)門(mén)SoC開(kāi)發(fā)的全新途徑正在出現(xiàn)。
第一，用可擴(kuò)展處理器代替寄存器傳輸級(jí)(RTL)設(shè)計(jì)中的常規(guī)嵌入式處理器芯核和硬連接邏輯功能，以縮短設(shè)計(jì)時(shí)間和取得完全可編程性。軟件開(kāi)發(fā)工具、仿真模型和硬件優(yōu)化設(shè)計(jì)必須由一種單一的源描述生成，以加速研發(fā)進(jìn)程，確保完整性和正確性。
第二，這些專(zhuān)用處理器是定制的，其運(yùn)行功能與它們所代替的硬性RTL邏輯功能塊近乎等效。數(shù)據(jù)密集型應(yīng)用中的高性能和易適應(yīng)性可使這些定制處理器作為SoC設(shè)計(jì)的基本結(jié)構(gòu)而發(fā)揮更大的作用。處理器的這種多方面作用可為控制和數(shù)據(jù)功能帶來(lái)更加完整更為普遍的可編程性。單一的可編程多處理器SoC(MPSoC)可用于多種應(yīng)用和多個(gè)客戶(hù)。隨著標(biāo)準(zhǔn)的變化，新功能可以加到軟件上，由于避免了SoC的反復(fù)(respins)，因而降低了整個(gè)研發(fā)成本。
一般來(lái)講，硬件和軟件的研發(fā)均各自依照一套不同的高度專(zhuān)業(yè)化的設(shè)計(jì)技能展開(kāi)。技能上的差異和協(xié)調(diào)上的困難使SoC設(shè)計(jì)變得日趨昂貴、風(fēng)險(xiǎn)高及緩慢。多處理器芯核SoC設(shè)計(jì)方法學(xué)的統(tǒng)一可使系統(tǒng)劃分、子系統(tǒng)設(shè)計(jì)以及硬/軟集成變得更快，從而造就出具有更高可重用性和更好投資回報(bào)的SoC平臺(tái)。
基于處理器的SoC設(shè)計(jì)調(diào)節(jié)了晶體管不斷增長(zhǎng)而工程師人數(shù)相對(duì)不足的矛盾。軟件任務(wù)層面上的功能說(shuō)明要比等效的硬件邏輯功能設(shè)計(jì)簡(jiǎn)便和快捷得多，因此這種以軟件為中心的設(shè)計(jì)方法蘊(yùn)藏著更高設(shè)計(jì)生產(chǎn)率的潛力。而且，專(zhuān)用處理器的使用可保留軟件方法的優(yōu)勢(shì)，并可使處理器處理許多以前只在硬件邏輯中實(shí)現(xiàn)的數(shù)據(jù)密集型任務(wù)。

結(jié)語(yǔ)
對(duì)數(shù)字系統(tǒng)設(shè)計(jì)的定量預(yù)測(cè)可以概括為一句話(huà)，即“SoC處理器定標(biāo)的原則”。
第一部分：以軟件為核心的多處理器SoC設(shè)計(jì)將成為一種標(biāo)準(zhǔn)的設(shè)計(jì)方法，典型的片上處理器數(shù)量每年上升30%，到2015年將會(huì)有數(shù)千個(gè)處理器。
第二部分：典型的基于處理器的SoC的集總計(jì)算能力將每年增長(zhǎng)65%，到2010年達(dá)到每秒1萬(wàn)億次操作。
這種處理器定標(biāo)模型表明了先進(jìn)系統(tǒng)級(jí)芯片架構(gòu)清晰的發(fā)展遠(yuǎn)景，典型設(shè)計(jì)可由功用各異的大量處理器構(gòu)建。 “海量處理器”SoC設(shè)計(jì)方法使用完全可編程的應(yīng)用調(diào)節(jié)處理器作為集成式系統(tǒng)的基本構(gòu)建功能塊?！?鋤禾譯)