但在實(shí)際設(shè)計(jì)中，由于疊層的設(shè)計(jì)，不可能單獨(dú)列出較多層，對(duì)于TTL和LVDS信號(hào)的地層也無(wú)需進(jìn)行分割,因其會(huì)破壞地層的完整性，在確保完整地的情況下，可對(duì)其他地層TTL和LVDS信號(hào)分割?？傊?，在保證地層完整的情況下，使LVDS信號(hào)和TTL信號(hào)盡量分離，最好是在不同的層進(jìn)行布線。在本PCB板的設(shè)計(jì)中，使用6層疊層結(jié)構(gòu)：TOP-GND1-INNER-POWER-GND2-BOTTOM，其中TOP和BOTTOM層走LVDS信號(hào)，INNER和GND2走LVTTL信號(hào)，這樣既保持了信號(hào)的分層，也保持了完整的信號(hào)回流路徑。

　　LVDS信號(hào)頻率可達(dá)600 MHz以上，所以差分線要求嚴(yán)格等長(zhǎng)，差分對(duì)內(nèi)最好不超過(guò)10 mil(0.254mm)，若頻率低于600 MHz，該約束值可適當(dāng)放寬，但上限不能超過(guò)75 mil。不同LVDS對(duì)間的布線最大差值不超過(guò)200 mil。文中在Cadence16.3的約束設(shè)置中，具體設(shè)置如下。

　　差分阻抗的不匹配會(huì)產(chǎn)生反射，有10%的阻抗不匹配便會(huì)產(chǎn)生5%的反射，所以需根據(jù)不同的情況進(jìn)行不同的匹配控制。LVDS信號(hào)的差分特性阻抗為100 Ω，對(duì)于LVDS信號(hào)發(fā)射端(TX)，采用差分對(duì)各自串聯(lián)精度為1%的50 Ω電阻進(jìn)行匹配，這樣既保持了信號(hào)傳輸?shù)墓β室?，又滿足了阻抗控制的要求。

　　4 實(shí)測(cè)結(jié)果

　　下載器性能實(shí)測(cè)時(shí)，將LVDS接口接收和發(fā)送部分回環(huán)連接，可使用網(wǎng)絡(luò)調(diào)試助手發(fā)送55 AA組成的1 032 Byte的數(shù)據(jù)包，測(cè)試下載器的功能。結(jié)果如圖10所示，從圖中可看到，下載器穩(wěn)定的收發(fā)數(shù)據(jù)。

　　5 結(jié)束語(yǔ)

　　設(shè)計(jì)的網(wǎng)絡(luò)下載器將FPGA在信號(hào)處理中的優(yōu)勢(shì)和ARM芯片在網(wǎng)絡(luò)通信中的優(yōu)勢(shì)相結(jié)合，在PCB設(shè)計(jì)中對(duì)于LVDS接口的阻抗、高速線時(shí)序以及疊層進(jìn)行了設(shè)計(jì)，較好地保證了系統(tǒng)硬件的可靠性，并在實(shí)際使用中達(dá)到了良好的效果。