2.3 LVDS電路實現(xiàn)
　LVDS是一種小振幅差分信號技術(shù)，使用幅度非常低的信號(約350 mV)通過一對差分線或平衡電纜傳輸數(shù)據(jù)[3]。LVDS功耗小，速率快，可直接相連[4]，但直連的傳輸距離短，通常只有幾米，故本系統(tǒng)采用了預加重和均衡電路來擴展傳輸距離。
如圖3所示，信號先通過MAX9205并串轉(zhuǎn)換后輸出，然后經(jīng)隔直和電壓匹配后傳送給由CLC006組成的信號驅(qū)動電路，信號峰峰值被提升后經(jīng)阻抗匹配并輸出，其中通過改變R5的大小可調(diào)整CLC006輸出信號的峰峰值。信號被提升前與提升后的波形如圖3所示。

　信號經(jīng)100 m雙絞線傳輸后峰峰值降低且上升沿變緩，如圖4中C點波形所示。

　接收端經(jīng)電阻網(wǎng)絡(luò)進行阻抗匹配，電阻阻值采用如下公式進行計算：

其中Z₀為雙絞線特征阻抗，VPP為信號峰峰值。接收到的信號經(jīng)由CLC014芯片組成的均衡電路進行信號均衡后輸入到MAX9206中，圖4中給出了C、D兩點的測量波形圖。
3 FPGA中數(shù)據(jù)的傳輸過程
3.1 傳輸板的命令解析及下傳過程
　命令通道采用自定義串口協(xié)議，將命令幀格式設(shè)計為兩個9位的字節(jié)，其中一個字節(jié)傳送命令，另一個字節(jié)傳送參數(shù)。每個字節(jié)中的第9位用于作為命令和數(shù)據(jù)的標識位。
命令下傳時有兩種模式，一種為總線模式，一種為級聯(lián)模式，使用總線模式比級聯(lián)模式的優(yōu)勢在于不用使信號經(jīng)FPGA解析，信號延遲小，缺點為傳輸距離有限，所以采用命令經(jīng)過傳輸板后重新驅(qū)動的方式發(fā)送命令，同時接收進本地FPGA解析。
總線模式中命令都采用廣播方式接收，動態(tài)設(shè)置傳輸板包號成為一個關(guān)鍵問題，設(shè)置包號即為把傳輸板以距離船體遠近的方式設(shè)置序號。由于所有傳輸板同等接收命令，所以不能像級聯(lián)模式那樣通過命令經(jīng)各傳輸板解析下傳的方式區(qū)別各傳輸板以達到動態(tài)設(shè)置包號的目的。為解決此問題，系統(tǒng)采用的方法為：先下傳點名命令，各傳輸板接收到此命令后通過級聯(lián)的數(shù)據(jù)通道發(fā)送一點名幀，點名幀中包含包號信息，初始包號信息為“0”，當傳輸板接收到點名幀后，把點名幀中的包號信息加一后繼續(xù)下傳，依次類推，每個傳輸板最后發(fā)送的點名幀中的包號就是自身的包號。
3.2 傳輸板的數(shù)據(jù)處理及上傳過程
為了保證傳輸速率，采集板的數(shù)據(jù)分兩路傳送到傳輸板，傳輸板采用“乒乓結(jié)構(gòu)”的方式把兩路數(shù)據(jù)合成一路，并添加狀態(tài)信息與CRC(Cyclical Redundancy Check)16校驗位，最后通過8B/10B的編碼后將數(shù)據(jù)存入本地FIFO中。由于MAX9205與MAX9206數(shù)據(jù)線都是10 bit，用8B/10B編碼在完成直流均衡功能的同時方便了程序的編寫。
當各傳輸板接收到上位機發(fā)送的“采集數(shù)據(jù)”指令后，一方面各傳輸板將命令下傳到與之對應(yīng)的采集板，使采集板采集并上傳一組數(shù)據(jù)；另一方面?zhèn)鬏敯鍖⑸蟼饕粠镜谾IFO中的數(shù)據(jù)到下一級傳輸板中，同時把接收到的上一傳輸板數(shù)據(jù)存入一個異步FIFO中，待上傳本地數(shù)據(jù)完畢后再依次上傳接收并存入異步FIFO中的數(shù)據(jù)，依此類推，直至把最后一個傳輸板上的數(shù)據(jù)也上傳至其下一個傳輸板。