3.1.1 主控制模塊

　　主控制模塊實現(xiàn)對DRAM各種功能的控制，由初始化狀態(tài)機(jī)子模塊、命令狀態(tài)機(jī)子模塊和計數(shù)器子模塊構(gòu)成。

　　初始化狀態(tài)機(jī)子模塊 在計時子模塊的時序控制下，產(chǎn)生DRAM初始化過程中所需的各種狀態(tài)，通過狀態(tài)轉(zhuǎn)換控制DRAM模塊的初始化，并將其狀態(tài)信號iState同時傳送到命令狀態(tài)機(jī)子模塊、信號產(chǎn)生模塊、計時器子模塊和數(shù)據(jù)通路中。

　　命令狀態(tài)機(jī)子模塊 在計時子模塊的時序控制下，產(chǎn)生DRAM讀寫周期和刷新周期過程中所需的各種狀態(tài)，控制對DRAM模塊的讀寫訪問及刷新操作，并將其狀態(tài)信號cState傳送到數(shù)據(jù)通路模塊、計時器子模塊和信號產(chǎn)生模塊中。

　　計時器子模塊 根據(jù)DRAM模塊的時序標(biāo)準(zhǔn)，對DRAM模塊內(nèi)部操作進(jìn)行時序控制，主要通過控制初始化狀態(tài)機(jī)和命令狀態(tài)機(jī)中的狀態(tài)轉(zhuǎn)化時序，達(dá)到控制DRAM內(nèi)部操作時序的目的。

　　3.1.2 刷新模塊

　　產(chǎn)生對DRAM模塊的刷新請求操作：通過內(nèi)部的計數(shù)器控制，每隔一定的時鐘周期(具體時鐘周期數(shù)按照DRAM模塊參數(shù)而定)向命令狀態(tài)機(jī)發(fā)送刷新請求，直到命令狀態(tài)機(jī)回復(fù)刷新請求應(yīng)答。

　　3.1.3 信號產(chǎn)生模塊

　　信號產(chǎn)生模塊將初始化狀態(tài)機(jī)發(fā)送的狀態(tài)iState、命令狀態(tài)發(fā)送的狀態(tài)cState轉(zhuǎn)換成DRAM所對應(yīng)的內(nèi)部命令信號，主要包括sdr_CKE(時鐘使能信號)、sdr_CSn(片選信號)、sdr_RASn(行選信號)、sdr_CASn(列選信號)、sdr_WEn(讀寫信號)。同時在規(guī)定的時序下，將地址總線上傳輸過來的地址信號轉(zhuǎn)換成DRAM內(nèi)部所對應(yīng)的Bank地址和行列地址。

　　3.1.4 數(shù)據(jù)通路

　　數(shù)據(jù)通路模塊主要功能是在計時器子模塊的時序控制下，根據(jù)命令狀態(tài)信號，在相應(yīng)狀態(tài)時將數(shù)據(jù)總線上的數(shù)據(jù)寫入DRAM存儲體;以及將DRAM數(shù)據(jù)線sdr_DQ上的數(shù)據(jù)輸出到系統(tǒng)總線上，同時在數(shù)據(jù)輸出的過程中將數(shù)據(jù)有效信號sys_D_Valid置1。

　　3.2 DRAM初始化

　　通常在DRAM正常工作，能夠執(zhí)行存儲訪問前，需要對DRAM進(jìn)行初始化。主控制模塊中的初始化狀態(tài)機(jī)子模塊實現(xiàn)對DRAM的初始化操作。如圖3所示。

　　圖3為初始化狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖，初始化過程如下：系統(tǒng)復(fù)位時，DRAM空操作，初始化狀態(tài)機(jī)處于i_NOP狀態(tài)，系統(tǒng)復(fù)位完成且電源和時鐘處于穩(wěn)定狀態(tài)時，DRAM初始化序列開始執(zhí)行，經(jīng)1次充電、2次刷新和載入工作模式操作，最后進(jìn)入就緒狀態(tài)，初始化序列完成。

　　初始化狀態(tài)機(jī)中的載入模式狀態(tài)啟動DRAM內(nèi)部載人工作模式命令，將地址總線上的數(shù)據(jù)加載到DRAM的模式寄存器中，配置用戶所需要的工作模式。模式寄存器的內(nèi)容定義了猝發(fā)長度、猝發(fā)類型及CAS延遲等，只要DRAM模塊處于空操作狀態(tài)，模式寄存器可以載入不同的值，繼而改變DRAM的工作模式。

　　另外，由于DRAM的延遲周期根據(jù)實際DRAM速度級別的不同而不同，在延遲狀態(tài)中等待的時鐘周期數(shù)與時鐘周期tCK相關(guān)，當(dāng)時鐘周期tCK大于延遲時間時(這里延遲時間指：充電周期、刷新周期和載入延遲)，實際上就不需要等待，在初始化過程中，充電、刷新和載入工作模式到最后就緒狀態(tài)之間的轉(zhuǎn)換為圖3中虛線表示的轉(zhuǎn)換過程。

　　3.3 讀寫周期

　　圖4為VIM-1嵌入式存儲控制器命令狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖，通過狀態(tài)轉(zhuǎn)換控制對DRAM的讀、寫訪問和刷新操作。

　　系統(tǒng)復(fù)位時，DRAM空操作，命令狀態(tài)機(jī)處于空閑狀態(tài)，DRAM初始化完成后，命令狀態(tài)機(jī)對總線地址選通信號sys_ADSn(低電平有效，表示總線請求)和刷新請求信號sys_REF_REQ進(jìn)行檢測，如果有刷新請求，那么命令狀態(tài)機(jī)模塊控制DRAM進(jìn)入刷新周期，否則，若總線地址選通信號sys_ADSn有效，命令狀態(tài)機(jī)轉(zhuǎn)入激活狀態(tài)，則DRAM進(jìn)入讀寫周期。

　　命令狀態(tài)機(jī)從激活狀態(tài)無條件轉(zhuǎn)入激活延遲狀態(tài)，在激活延遲狀態(tài)對系統(tǒng)控制總線上的讀寫命令信號進(jìn)行檢測，若信號為高電平(表示讀訪問)則命令狀態(tài)機(jī)轉(zhuǎn)入讀操作狀態(tài)，繼而進(jìn)行對DRAM讀取數(shù)據(jù)操作;否則狀態(tài)機(jī)轉(zhuǎn)人寫操作狀態(tài)，執(zhí)行寫訪問。

　　對DRAM一個完整的讀訪問周期需要經(jīng)過的狀態(tài)轉(zhuǎn)換過程為空閑-激活-激活延遲-讀操作-CAS延遲-數(shù)據(jù)輸出，最后回到空閑狀態(tài)。而對DRAM一個完整的寫訪問周期則需要經(jīng)過空閑-激活-激活延遲-寫操作-數(shù)據(jù)寫入-寫恢復(fù)-空閑的狀態(tài)轉(zhuǎn)換過程。

　　在所實現(xiàn)的VIM-1嵌入式存儲控制器中，將DRAM地址位A[10]恒置高電平，設(shè)置為自動充電模式，所以對DRAM的充電隱藏在DRAM讀寫命令操作中。命令狀態(tài)機(jī)轉(zhuǎn)換過程中所涉及到的延遲等待時間，由DRAM模塊速度和延遲參數(shù)確定。從c_ACTIVE到c_WRITE或c_READ狀態(tài)之間的虛線表示，在激活延遲小于1個時鐘周期的情況下，DRAM從激活狀態(tài)直接轉(zhuǎn)換到讀/寫操作狀態(tài)，延遲實際上隱藏在狀態(tài)轉(zhuǎn)換的時鐘周期中。

　　3.4 刷新周期

　　DRAM存儲器需要進(jìn)行定時刷新，刷新周期描述如下：

　　(1)刷新模塊每經(jīng)過1個刷新請求周期，向控制模塊發(fā)出刷新請求信號sys_REF_REQ;

　　(2)存儲控制器的控制模塊發(fā)出應(yīng)答信號sys_REFACK對請求信號進(jìn)行確認(rèn);

　　(3)應(yīng)答信號在整個刷新階段有效，sys_REF_REQ信號發(fā)出后必須得到sys_REF_ACK的確認(rèn)，否則一直保持為高;

　　(4)在sys_REF_ACK有效期間，不能允許進(jìn)行讀寫訪問，直到刷新周期完畢，在刷新期間系統(tǒng)接口所有命令將被忽略;

　　(5)接收刷新請求后，命令狀態(tài)機(jī)經(jīng)過c_AR刷新狀態(tài)-c_tRFC刷新等待狀態(tài)-c_idle空閑狀態(tài)的轉(zhuǎn)換過程完成對DRAM的刷新控制。并等待接收系統(tǒng)訪存指令，完成下一輪的讀/寫周期。

　　3.5 時序控制

　　時序控制是存儲控制器實現(xiàn)中的關(guān)鍵部件，在VIM-1嵌入式存儲控制器中用1個計時器子模塊來實現(xiàn)對存控內(nèi)狀態(tài)機(jī)的時序控制。計時器子模塊中包括1個時鐘周期數(shù)鎖存器ClkCNT和1個計時復(fù)位信號Reset_ClkCNT，具體時序控制描述如下：

　　(1)鎖存器ClkCNT按時鐘周期遞增，每時鐘周期ClkCNT的值加1，直到Reset_ClkCNT復(fù)位信號置1，ClkCNT清0;

　　(2)狀態(tài)機(jī)轉(zhuǎn)換到某個需要延遲操作的狀態(tài)時，Reset ClkCNT復(fù)位信號置1，此時CIkCNT清0;

　　(3)狀態(tài)機(jī)進(jìn)入延遲等待狀態(tài)，同時將Reset_ClkCNT復(fù)位信號置0，計時器從0開始計數(shù)，ClkCNT按時鐘周期遞增1;

　　(4)ClkCNT值到達(dá)指定延遲時間，相關(guān)狀態(tài)機(jī)子模塊控制狀態(tài)發(fā)生轉(zhuǎn)換，同時將Reset_ClkCNT置1，ClkCNT清0，進(jìn)入下一個狀態(tài)的時序控制。

　　4 功能模擬及綜合驗證

　　4.1 存儲控制器功能模擬

　　在modelsim 5.7中對VIM-1嵌入式存儲器進(jìn)行了功能模擬，下面分別給出讀寫訪問功能模擬結(jié)果。圖5為存儲控制器寫周期時序波形圖。該時序波形圖反映了存儲控制器將數(shù)據(jù)總線上的數(shù)據(jù)00000009H(H表示16進(jìn)制)寫入DRAM的過程。從圖5中可以看到存儲控制器在狀態(tài)機(jī)cstate處于0110狀態(tài)時240 ns，將數(shù)據(jù)送到輸出數(shù)據(jù)線sdr_odq上，數(shù)據(jù)值為00000009H;完成數(shù)據(jù)的寫入后，狀態(tài)機(jī)轉(zhuǎn)到寫恢復(fù)狀態(tài)0111(260 ns)，經(jīng)過兩個周期后在280 ns回到空閑狀態(tài)0000，寫周期完成。

　　圖6為存儲控制器讀周期時序波形圖。同寫周期時序波形圖一樣，圖中正確反映了命令狀態(tài)機(jī)在檢測到控制總線上讀命令后的狀態(tài)轉(zhuǎn)換過程，狀態(tài)轉(zhuǎn)換之間的延遲周期，每種狀態(tài)所對應(yīng)的DRAM命令信號，系統(tǒng)地址和數(shù)據(jù)總線上的值，DRAM地址線和數(shù)據(jù)線上的值。通過一系列的狀態(tài)轉(zhuǎn)換，在狀態(tài)機(jī)cstate轉(zhuǎn)換到1010數(shù)據(jù)輸出狀態(tài)(350 ns)時，存儲控制器將前面存入DRAM存儲單元中的數(shù)據(jù)00000009H，讀取出來并傳送到系統(tǒng)數(shù)據(jù)總線sys_odata上。

　　4.2 FPGA綜合驗證

　　在QuartusⅡ環(huán)境中采用Altera的Stratix FPGA系列中的EPlS80對VIM-1嵌入式存儲控制器進(jìn)行了綜合，下面是存儲控制器綜合結(jié)果。

　　5 結(jié)語

　　在PIM中嵌入向量處理邏輯的VIM系統(tǒng)結(jié)構(gòu)，能充分發(fā)揮PIM高帶寬、低延遲、低功耗的特點，可以有效解決存儲性能瓶頸問題?；赩IM的嵌入式存儲控制器是VIM系統(tǒng)的方存控制部件，是影響系統(tǒng)性能的發(fā)揮的關(guān)鍵，本文實現(xiàn)的VIM-1嵌入式存儲控制器支持多種讀寫模式，具有嚴(yán)格的時序控制，每個存儲控制器對應(yīng)單獨的存儲模塊，和VIM的存儲交叉開關(guān)接口，使得多個方存部件可以同時訪問多個存儲體，具有較強(qiáng)的研究和應(yīng)用價值。