接收端先對收到的光信號進(jìn)行光/電轉(zhuǎn)換，把光信號轉(zhuǎn)換成電信號，然后輸入到FPGA，通過FPGA對該高速串行信號進(jìn)行解碼、時鐘恢復(fù)、解復(fù)用恢復(fù)出N×10路同步并行信號，然后經(jīng)過FPGA進(jìn)行碼速變換后恢復(fù)出N×10路異步并行信號;最后經(jīng)并/串轉(zhuǎn)換，SDI編碼、整形恢復(fù)出N路原始的SDI信號輸出。

　　2.2 多路SDI信號電復(fù)接的技術(shù)難點(diǎn)

　　在上述的原理圖中，SDI信號的編解碼、時鐘提取、多路同步并行信號的FPGA復(fù)用、光/電轉(zhuǎn)換、電/光轉(zhuǎn)換等都是比較成熟的技術(shù)，實(shí)現(xiàn)起來基本沒有難度。主要的技術(shù)難點(diǎn)是多路異步數(shù)據(jù)的碼速調(diào)整、同步處理及數(shù)據(jù)還原。

　　以太網(wǎng)或者其他異步數(shù)據(jù)，在兩幀之間會有空閑，在對這種類型的信號進(jìn)行碼速調(diào)整時我們可以通過控制、調(diào)整空閑數(shù)據(jù)的持續(xù)時間，實(shí)現(xiàn)對多路異步數(shù)據(jù)的碼速調(diào)整、同步處理。SDI信號數(shù)據(jù)格式見SDI碼速調(diào)整信號波形圖(圖3)中的DATA1，其數(shù)據(jù)為一幀緊接著一幀連續(xù)發(fā)送，并沒有空隙，其每位數(shù)據(jù)都是有用的，這就造成如果我們對SDI的數(shù)據(jù)長度進(jìn)行增加或者減少勢必會破壞其幀結(jié)構(gòu)，從而引起SDI信號傳輸出現(xiàn)誤碼。

　　2.3 多路SDI信號異步數(shù)據(jù)碼速調(diào)整、同步處理及數(shù)據(jù)還原的實(shí)現(xiàn)

　　為了實(shí)現(xiàn)多路異步數(shù)據(jù)的碼速調(diào)整、同步處理及數(shù)據(jù)還原，最開始擬采用簡單的FIFO緩存方式進(jìn)行，其具體實(shí)現(xiàn)框圖如圖2。

　　圖2所示，左邊為發(fā)送端的數(shù)據(jù)碼速調(diào)整過程，SDI_27m_1、SDI_27m_N分別為每個SDI信號的FIFO的寫時鐘，TSDIDATA_27M為10位并行27MHz數(shù)據(jù)，Rdclk_30m為可編程產(chǎn)生的30M讀時鐘，TSDIDATA數(shù)據(jù)同與之相應(yīng)的SDI_27m_N時鐘同步，各個FIFO的寫時鐘不同步的，但是讀時鐘是同一個，這樣就過經(jīng)過FIFO后所有的數(shù)據(jù)都與Rdclk_30m同步，從而實(shí)現(xiàn)了多路異步數(shù)據(jù)的碼速調(diào)整、同步處理。由于FIFO的讀時鐘與寫時鐘不一致，為了保證FIFO不被讀空，需要對TFIFO的讀寫進(jìn)行如下控制：數(shù)據(jù)寫使能恒為“1”，讀使能根據(jù)TFIFO內(nèi)部的數(shù)據(jù)深度來決定，當(dāng)檢測到TFIFO的A_ampty為“1”時，此時控制TFIFO的讀使能關(guān)閉并保持一段時間，以確保TFIFO不被讀空，在TFIFO的讀使能被禁止時TFIFO的輸出保持，同時DATA_valid標(biāo)志置“0”。通過上述控制，所有的N×10路并行信號都與Rdclk_30m讀時鐘同步，此時就可以通過FPGA多路復(fù)用成一路高速串行數(shù)據(jù)通過光纖傳輸?shù)浇邮斩恕?/p>