?、傧到y(tǒng)時(shí)鐘與復(fù)位信號(hào)：是整個(gè)LEON3架構(gòu)所共用的時(shí)鐘信號(hào)和復(fù)位信號(hào)，而iCLK_50是由外部直接引入的頻率為50MHz的時(shí)鐘，未經(jīng)過(guò)PLL處理。

　?、贗P核控制信號(hào)：主要實(shí)現(xiàn)IP核的觸發(fā)功能和結(jié)束功能。

　?、跘PB總線(xiàn)的輸入信號(hào)和輸出信號(hào)：此信號(hào)主要用于A(yíng)PB總線(xiàn)控制、IP核選擇、IP核使能等，其中包括對(duì)IP核內(nèi)部寄存器的設(shè)置都是通過(guò)APB總線(xiàn)信號(hào)來(lái)完成的。

　　④D5M攝像頭輸入信號(hào)和輸出信號(hào)：此信號(hào)主要完成對(duì)D5M攝像頭的配置以及數(shù)據(jù)采集。

　　⑤LTM顯示器輸入信號(hào)和輸出信號(hào)：此信號(hào)用于對(duì)LTM顯示器的配置。由于基于A(yíng)PB總線(xiàn)的IP核集成D5M攝像頭、LTM顯示器和邊緣檢測(cè)算法于一體，所以外部接口信號(hào)相對(duì)較多。但就APB總線(xiàn)本身而言，其信號(hào)并不多，這也是基于A(yíng)PB總線(xiàn)的設(shè)計(jì)方法相對(duì)簡(jiǎn)單的原因。

　　3.3自定義IP核的結(jié)構(gòu)設(shè)計(jì)

　　有關(guān)“基于A(yíng)PB外圍低速總線(xiàn)圖像檢測(cè)IP核的實(shí)現(xiàn)基本思想部分”略——編者注。

　　基于A(yíng)PB總線(xiàn)的IP核框架結(jié)構(gòu)如圖5所示。

　　圖5用戶(hù)定義圖像邊緣檢測(cè)lP核結(jié)構(gòu)

　　4實(shí)驗(yàn)結(jié)果

　　4.1動(dòng)態(tài)圖像邊緣檢測(cè)算法硬件實(shí)現(xiàn)仿真與分析

　　文中首先利用Matlab驗(yàn)證局域熵邊緣檢測(cè)算法設(shè)計(jì)的正確性，然后采用Verilog HDL硬件描述語(yǔ)言編寫(xiě)圖像邊緣檢測(cè)算法，在算法實(shí)現(xiàn)過(guò)程中，為提高算法的性能，采用了Quartus II中自帶的DSP加速宏模塊。同時(shí)，為驗(yàn)證仿真算法的正確性，編寫(xiě)Testbench系統(tǒng)測(cè)試文件，對(duì)其進(jìn)行仿真驗(yàn)證，圖6為局域熵邊緣檢測(cè)算法的硬件仿真時(shí)序圖。

　　圖6局域熵邊緣檢測(cè)算法硬件實(shí)現(xiàn)仿真時(shí)序圖

　　從圖6中，可以看到3×3窗口產(chǎn)生的過(guò)程，L1～L3為采用片上緩存的方法實(shí)現(xiàn)的三行數(shù)據(jù)的同步。X1～X9對(duì)應(yīng)3×3窗口中的9個(gè)像素點(diǎn)。圖中最終的數(shù)據(jù)輸出是有一定時(shí)延的，這是由于算法中存在大量的乘加運(yùn)算和浮點(diǎn)數(shù)運(yùn)算造成的。

　　在實(shí)現(xiàn)算法的同時(shí)，考慮到所選芯片提供了可用于加速算術(shù)運(yùn)算的DSP模塊，于是為了加速算法的處理速度，在算法實(shí)現(xiàn)過(guò)程中，加入了大量的DSP加速處理模塊，如乘加器，浮點(diǎn)除法器等。表1給出了用硬件語(yǔ)言實(shí)現(xiàn)上述算法所使用的芯片資源情況。表2給出了該算法對(duì)DSP加速模塊的使用情況。