2.4 傳輸模塊設(shè)計(jì)

　　傳輸模塊實(shí)現(xiàn)的是FPGA與電腦之間的信息交換。利用FPGA的FIFO進(jìn)行數(shù)據(jù)緩存，并通過該模塊發(fā)送到上位機(jī)中。為了提高信息的傳輸速率，傳輸模塊采用的是PL2303HX，實(shí)現(xiàn)了TTL和USB信號(hào)的轉(zhuǎn)換，將ADS-B信號(hào)轉(zhuǎn)換為AISC II碼傳遞到電腦上位機(jī)中。通過上位機(jī)解碼，提取相關(guān)的飛機(jī)的位置、速度、高度、經(jīng)緯度等信息，并顯示在界面上，原理圖如圖5所示。

3 軟件設(shè)計(jì)

3.1 總體設(shè)計(jì)

　　軟件設(shè)計(jì)包括ADC數(shù)據(jù)讀取、數(shù)字濾波、信息提取、CRC校驗(yàn)、串口發(fā)送等幾個(gè)部分。通過讀取前端信號(hào)，并濾除相關(guān)的干擾信號(hào)，得到平滑信號(hào)，提取相關(guān)信息發(fā)送到上位機(jī)中。由于FPGA 并行處理的特點(diǎn)，所以數(shù)據(jù)的濾波和數(shù)據(jù)的提取是流水線的處理方式;數(shù)據(jù)格式的轉(zhuǎn)換采用的是連續(xù)型賦值的方法，保證數(shù)據(jù)隨時(shí)更新;同時(shí)，數(shù)據(jù)的發(fā)送是獨(dú)立進(jìn)行的，通過是否存在存儲(chǔ)數(shù)據(jù)來判斷是否發(fā)送;其流程圖如圖6所示。

3.2 信號(hào)提取設(shè)計(jì)

　　ADS-B的信號(hào)經(jīng)過數(shù)字濾波之后，去掉干擾成分。在模式S應(yīng)答處理中，首先要完成的操作是報(bào)頭檢測，它是一切后續(xù)處理的前提和基礎(chǔ)^[3]，信號(hào)的提取主要是檢測信號(hào)的報(bào)頭起始部分，即檢測四個(gè)有效脈沖;檢測到報(bào)頭之后提取信號(hào)的有效功率，通過多振幅采樣點(diǎn)方法^[5]計(jì)算代碼，提取112位或56位消息。其流程圖如圖7所示。

3.3 串口程序設(shè)計(jì)

　　通過FPGA實(shí)現(xiàn)串口的設(shè)計(jì)，需要將數(shù)據(jù)送入FIFO中，然后從FIFO讀取相關(guān)的數(shù)據(jù)，發(fā)送到上位機(jī)中，保障數(shù)據(jù)的完整性。為了保證數(shù)據(jù)讀寫速率相同，這里的FIFO采用了讀寫時(shí)鐘同步的FIFO讀寫方式。在得到信號(hào)提取接收信號(hào)之后，讀取存儲(chǔ)ADS-B信息的數(shù)組，然后進(jìn)行CRC校驗(yàn)，如果校驗(yàn)正確，轉(zhuǎn)化為ASIC II碼，將數(shù)據(jù)寫入FIFO中，并改變FIFO的存儲(chǔ)狀態(tài);同時(shí)，串口發(fā)送部分通過判斷FIFO的狀態(tài)信號(hào)來判斷是否發(fā)送信息，如果FIFO為空，則等待不為空信號(hào);否則發(fā)送相關(guān)數(shù)據(jù)。具體流程圖如8所示。

3.4 RTL級(jí)原理圖

　　使用Verilog編寫了FPGA的實(shí)現(xiàn)程序，共包含數(shù)據(jù)處理部分、FIFO讀寫部分、串口發(fā)送部分和PLL部分，實(shí)現(xiàn)ADS-B信息的數(shù)字濾波、數(shù)據(jù)信息提取、數(shù)據(jù)讀寫和數(shù)據(jù)發(fā)送的功能。其RTL級(jí)原理圖如圖9所示。

4 實(shí)驗(yàn)結(jié)果

　　利用MATLAB讀取接收機(jī)經(jīng)過模數(shù)轉(zhuǎn)換之后的數(shù)據(jù)，并通過MATLAB GUI界面顯示，獲得圖10中的濾波前的信號(hào);經(jīng)過MATLAB編寫中值濾波算法實(shí)現(xiàn)仿真驗(yàn)證，測試中值濾波在ADS-B信號(hào)濾波中的實(shí)際效果，得到了圖10濾波之后的波形。從圖中可以看出中值濾波，能夠消除信號(hào)中的雜波干擾，使信號(hào)變得平滑，并且不改變信號(hào)的信號(hào)寬度和信號(hào)位置，僅僅消除了信號(hào)中的雜波干擾信號(hào)。

　　利用串口調(diào)試助手驗(yàn)證濾波效果，在相同波特率下，經(jīng)過濾波之后的信號(hào)CRC校驗(yàn)正確的數(shù)據(jù)要比對比實(shí)驗(yàn)組的數(shù)據(jù)量大，由此可以看出該設(shè)計(jì)可以降低接收機(jī)的誤碼率。

5 結(jié)論

　　本文介紹的基于FPGA的ADS-B接收機(jī)的設(shè)計(jì)方法，采用了高速ADC轉(zhuǎn)換電路，通過數(shù)字濾波算法實(shí)現(xiàn)了信號(hào)的濾波，消除了雜波的干擾，采用了多振幅采樣點(diǎn)方法提取消息更加精確。系統(tǒng)采用了數(shù)字濾波的方法，降低了ADS-B信號(hào)的誤碼率，提高了設(shè)備的精確度。

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