卓聯(lián)半導(dǎo)體公司今天推出了一對(duì)時(shí)鐘芯片組合，可為 SONET/SDH（同步光纖網(wǎng)絡(luò)/同步數(shù)字系列）和 PDH（準(zhǔn)同步數(shù)字系列）系統(tǒng)提供業(yè)界最全的功能集和最佳性能。卓聯(lián)的 DPLL（數(shù)字 PLL）和 APLL（模擬 PLL）針對(duì)從企業(yè)到網(wǎng)絡(luò)核心的廣泛領(lǐng)域的線路卡應(yīng)用。

　　隨著日益復(fù)雜的網(wǎng)絡(luò)架構(gòu)和更高速傳輸系統(tǒng)的部署，可靠的網(wǎng)絡(luò)時(shí)鐘和同步的獲得變得越來越困難。

　　為確保電信級(jí)性能，設(shè)備必須使用 DPLL 和 APLL 的前后組合來提供優(yōu)越的時(shí)鐘功能和性能，同時(shí)還要以較大的抖動(dòng)冗余度來滿足系統(tǒng)兼容的要求。但是，目前市場(chǎng)上的方案需要同時(shí)使用不同廠家的多個(gè)產(chǎn)品，因而常常使抖動(dòng)性能和功能集無法達(dá)到最佳化。

　　卓聯(lián)的這兩款新型芯片直接針對(duì)上述基本問題的解決。與競(jìng)爭(zhēng)產(chǎn)品相比，ZLä30106 DPLL 具有無可比擬的 OC-3 抖動(dòng)冗余度，提供了包括無縫參考切換、參考監(jiān)測(cè)和保持在內(nèi)的業(yè)界最全的功能組合。結(jié)合 ZL30416 APLL，卓聯(lián)具有自主產(chǎn)權(quán)的 DPLL 頻率綜合技術(shù)可將低頻相位噪聲降至最低，從而允許設(shè)計(jì)人員優(yōu)化 APLL 帶寬和獲得優(yōu)越的整體抖動(dòng)性能及無差錯(cuò)傳輸。

最佳抖動(dòng)成形

　　抖動(dòng)成形是指時(shí)鐘系統(tǒng)中的時(shí)鐘輸出管理和濾波。一般的 DPLL 會(huì)產(chǎn)生全部頻率的寬帶相位噪聲，使得 APLL 濾波更加困難，因而降低了整體抖動(dòng)性能。卓聯(lián)的頻率 DPLL 綜合技術(shù)可有效濾除低頻相位噪聲，設(shè)計(jì)人員因而得以將 APLL 專注于消除高頻相位噪聲這一核心作用。 卓聯(lián)已經(jīng)證明該器件組合能夠獲得最佳的低頻特性和優(yōu)越的整體抖動(dòng)性能。

全功能的 DPLL

　　ZL30106 DPLL 可實(shí)現(xiàn) SONET/SDH 與 PDH 線路卡的同步。除了具有 20 psRMS （皮秒，均方根）的業(yè)界領(lǐng)先抖動(dòng)性能外，該芯片比競(jìng)爭(zhēng) DPLL 產(chǎn)品的優(yōu)越之處還在于，它能夠?qū)⒅鬏斎雲(yún)⒖己洼o助輸入?yún)⒖纪降綍r(shí)鐘-同步脈沖對(duì)上。該器件可接受三個(gè)輸入?yún)⒖?，提供一系列輸出時(shí)鐘，可獲得 0.01 ppm（百萬分比）的保持頻率精度。ZL30106 DPLL 提供手動(dòng)或自動(dòng)無縫參考切換選擇。

符合標(biāo)準(zhǔn)的多種 APLL

　　ZL30416 APLL 為 SONET/SDH 設(shè)備進(jìn)行抖動(dòng)衰減和速率轉(zhuǎn)換，專門為滿足從 下至OC-3/STM-1 上至 OC-192/STM-64 傳輸速率的線路卡應(yīng)用的功能和性能要求而設(shè)計(jì)。 該芯片可產(chǎn)生滿足上至包括 OC-192 標(biāo)準(zhǔn)在內(nèi)的 Telcordia GR-253-CORE 抖動(dòng)規(guī)范的極低抖動(dòng)輸出時(shí)鐘，同時(shí)符合上至包括 STM-64 標(biāo)準(zhǔn)在內(nèi)的 G.813 選項(xiàng) 1 和選項(xiàng) 2 抖動(dòng)產(chǎn)生要求。

價(jià)格和供貨情況

　　ZL30106 和 ZL30416 芯片現(xiàn)已批量生產(chǎn)。ZL30106 DPLL 采用 64 引腳 TQFP（薄型四方扁平封裝）封裝，千片批量時(shí)的單價(jià)為 15.00 美元。ZL30416 APLL 采用 64 引腳 CABGA（芯片球柵陣列）封裝，千片批量時(shí)的單價(jià)為 36.19 美元。