1.3 硬件電路實現(xiàn)

　　本系統(tǒng)傳輸?shù)男盘査俾蕪?43Mbit/s到2.97Gbit/s，支持符合SMPTE 424M、SMPTE 292M、SMPTE 259M、SMPTE 297M、SMPTE 305M、SMPTE 310M標準以及DVB-ASI(EN50083-9)等數(shù)字電視格式的信號,滿足工業(yè)級和廣電產(chǎn)品相關標準要求。

　　系統(tǒng)硬件需要的主要器件包括多速率SDI接收芯片GS2970、多速率SDI發(fā)射芯片GS2972、多速率SDI均衡芯片GS2974B 、FPGA+DSP芯片XC3SD1800A、高速復接/解復接芯片TLK3101。芯片GS2974B將輸入的3G/HD/SD-SDI信號進行均衡處理。

　　芯片GS2970將輸入的SDI串行信號解碼，恢復出采樣時鐘，并將輸入的串行數(shù)據(jù)流轉(zhuǎn)換為并行數(shù)據(jù)。芯片內(nèi)部集成帶壓控振蕩器的時鐘恢復電路(Reclocker)和時鐘恢復串行環(huán)路穿越電纜驅(qū)動器，可以自動調(diào)節(jié)輸出壓擺率，以適應數(shù)據(jù)的輸入速度。芯片的輸入抖動容限則高達0.7UI (單位信號時間)，因此即使信號的眼圖已關閉60%以上，這款芯片仍可接收信號以及將信號解串。芯片具有信號環(huán)出功能，本端環(huán)出的3G/HD/SD-SDI信號，可直接連至高清顯示大屏幕或SDI監(jiān)控器，可供系統(tǒng)實時檢測SDI 信號輸入是否正常。其功能框圖如圖3所示。

　　芯片GS2972將接收到的并行數(shù)據(jù)轉(zhuǎn)換為無壓縮的3G/HD/SD-SDI信號。芯片內(nèi)部集成電纜驅(qū)動器、帶壓控振蕩器的時鐘恢復模塊和高性能PLL鎖相環(huán)模塊，不再需要外置本地時鐘及抖動消除電路，有效節(jié)約了電路板的面積;芯片只需模擬3.3V、1.2V及數(shù)字1.2V供電，且功耗低，只有400mW(包括電纜驅(qū)動)，大大降低了系統(tǒng)成本。其功能框圖如圖4所示。

　　FPGA芯片XC3SD1800A 支持600Mbit/s到3.125Gbit/s的信號速率，從芯片GS2970解碼輸出的150MHz的20路并行數(shù)據(jù), 經(jīng)FPGA芯片一級復用轉(zhuǎn)換為10 路300MHz的并行數(shù)據(jù)，同時FPGA芯片對150MHz的時鐘頻率信號進行倍頻產(chǎn)生與原有時鐘信號同相的300MHz時鐘信號，以提供給行、場同步信號，進而使行、場同步信號與10 路并行數(shù)據(jù)信號同時復用。 FPGA芯片與編碼器或解碼器之間采用了LVDS技術，不再使用TTL電平連接。LVDS電平具有非常低的EMI輻射和功率損耗，并提供更高的收發(fā)速率;另外，并行數(shù)據(jù)總線也從20位減少到10位，使得PCB板圖設計變得更容易，也降低了對FPGA的等級要求。

　　芯片TLK3101將從FPGA芯片接收到的10位并行數(shù)據(jù)進行8B/10B編碼，復接為高速串行信號后輸出;同時將輸入的高速串行信號先進行8B/10B解碼和通道對齊，轉(zhuǎn)換成10位并行數(shù)據(jù)輸出給FPGA芯片。具有信號丟失(LOS)檢測功能。可接收的差分輸入門限低至200mV。僅需2.5V單電源供電，且功耗低，約450mW(Typical)。其功能框圖如圖5所示。

2 電路測試

　　使用Tektronix儀器 WFM 7120對系統(tǒng)傳輸?shù)腟D-SDI信號進行了實際測試，測試結果如圖6所示。

　　由測試結果可知，經(jīng)過本系統(tǒng)傳輸?shù)囊曨l信號畫面清晰，眼圖質(zhì)量好，信號抖動僅有0.12UI，優(yōu)于SMPTE 259M規(guī)定的0.2UI。

3 結束語

　　目前，各省市電視臺和廣播通信網(wǎng)絡系統(tǒng)也越來越迫切需要在現(xiàn)有的光纖鏈路中傳送高清視頻信號，本文設計的基于FPGA的3G/HD/SD-SDI信號的光纖傳輸系統(tǒng)，采用了SDI信號電復接、分接技術，實現(xiàn)了高質(zhì)量視頻信號的傳輸且沒有任何圖像質(zhì)量的損失，另外FPGA具有較大的設計靈活性，對數(shù)據(jù)的擦除、修改，只需更改代碼，無需改變電路結構，降低了系統(tǒng)成本，同時簡化了系統(tǒng)的復雜性，提高了系統(tǒng)工作的穩(wěn)定性。

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