5.5.1測試平臺

　　所謂testbench，即測試平臺，詳細的說就是給待驗證的設計添加激勵，同時觀察輸出響應是否符合設計要求。測試平臺，測試平臺在做功能仿真、靜態(tài)仿真和時序仿真的時候都需要用到。剛開始的對于一些初學者，遇到的都是一些簡單的東西，測試平臺相應的也很簡單，用一個文件就可以很清晰的呈現(xiàn)測試結構。對于一些復雜的項目，測試就沒有那么簡單了，由此還專門產(chǎn)生一個行業(yè)——測試行業(yè)。這個時候我們要用到一個概念就是結構化測試。

　　一個完整的測試平臺如下圖10所示，它是分結構組成的，其中對設計測試結果的判斷不僅可以通過觀察對比波形得到，而且可以靈活使用腳本命令將有用的輸出信息打印到終端或者產(chǎn)生文本進行觀察，也可以寫一段代碼讓它們自動比較輸出結果。

　　圖10

　　測試平臺的設計是多種多樣，可以使用靈活的Verilog的驗證腳本，但是它也是基于硬件語言但是又服務于軟件測試的語言，有時并行有時順序，只有掌握這些關鍵點，才能很好服務測試。需要說明的一點是，不管大家是已經(jīng)在用Verilog在寫測試平臺還是剛學習寫測試平臺，那么建議大家還是能用到System Verilog中相對Verilog新的語法還是嘗試的用，System Verilog是一種趨勢，它本身就是向下兼容的第三代的Verilog.

　　5.5.2 RTL級仿真

　　這里RTL級仿真屬于第一道檢測，有些場合稱作功能仿真，為了突出和后面的靜態(tài)仿真的區(qū)別，以免在后面介紹靜態(tài)仿真的時候大家弄的很頭大，我們還是這樣稱呼。它是對工程在寄存器轉送級進行的描述時進行測試，查看其在RTL級描述的時候實現(xiàn)的功能的正確性。

　　關于RTL級仿真，如果設計中設計到原理圖輸入的話，在一些仿真工具中是不支持的，比如Modelsim，這個時候要進行功能上的驗證，可以將原理圖轉換成HDL描述，或者直接把整個工程轉換成LUT門級網(wǎng)表后進行后面要講到的靜態(tài)仿真完成。

　　所有邏輯功能的驗證都希望在RTL級做，盡可能的將問題發(fā)現(xiàn)在RTL級仿真過程中，減少后面發(fā)現(xiàn)問題帶來的反復。

　　5.5.3靜態(tài)仿真

　　靜態(tài)仿真，有些地方給的外號叫門級仿真，確切的說應該是綜合后的LUT門級網(wǎng)表。是在綜合過程后做的仿真。有些開發(fā)平臺下將靜態(tài)仿真具體又分為編譯仿真和映射仿真，比如ISE就是這樣做的，但是個人覺得應該很少場合做這個編譯仿真。靜態(tài)仿真的目的就是驗證當工程到了用LUT門級網(wǎng)表描述的時候，從功能上檢查驗證工程的正確性。

　　不管是Altera還是Xilinx的開發(fā)平臺，都直接支持靜態(tài)仿真，但是由于各自廠家的仿真器專業(yè)性不強，我們還是用第三方仿真工具比較多。這時候在第三方工具下的輸入必須是經(jīng)過綜合工具綜合出來的涵蓋工程所有信息的LUT門級網(wǎng)表文件了。一般專業(yè)一點的第三方綜合工具是不具備綜合功能的，至少我們在使用Modelsim的時候，并沒有要求我們添加工程用到的具體的哪一款型號FPGA的信息。這也是靜態(tài)仿真的外號門級仿真指的是LUT門級網(wǎng)表仿真的依據(jù)。

　　5.5.4時序仿真

　　時序仿真是在布局布線之后做的，在前面介紹時序約束的時候講到，布線延時問題影響到了電路的性能的時候可以做時序約束。那么這個延時問題的獲得就可以通過時序仿真獲得，當然還有一種獲得延時出現(xiàn)超載情況，這個屬于下面小節(jié)介紹的靜態(tài)時序分析了。

　　一般情況下，電路進行完布線過程后，會生成一個延時信息文件，我們簡稱SDF(standrad dealy format)文件，Quartus平臺下是以。sdo文件形式存在的。里面含有三種延時信息，分別為最小值、典型值、最大值，存在的形式是最小值：典型值：最大值，一般縮寫min：typ：max.這里也體現(xiàn)了，在FPGA里的延時信息是不能夠精確獲得的，只能是逼近，因為本身同一器件中，不同的區(qū)域的邏輯門也很有可能和其他的區(qū)域內同種的邏輯門的延時不一樣。我們這里舉一個例子來說明一下這三種值的含義。

　　圖11

　　如上圖，這是一個描述一段延時線的延時信息，給的延時信息從in端點到out端點，輸入發(fā)生跳變后，分別以最小值、典型值和最大值將信號跳變傳遞到out端點。我們這里只是一段延時線，在延時信息文件里還有一類延時信息，就是一些具有邏輯功能的cell延時，這個時候信號跳變又分為由高變低和有低變高，因為這兩種跳變在這些器件里的三種延時值是不一樣的，得分別探討，具體分別以某一種情況類推。

　　在做后仿真的時候，只需要在做完靜態(tài)仿真后的基礎上添加布線的延時信息后，再分析邏輯功能是否滿足要求。后方針的平臺使用情況和前面一樣，一般采用第三方仿真工具，典型的是Modlesim，具體操作過程見軟件相關操作章節(jié)。

　　5.6靜態(tài)時序分析

　　靜態(tài)時序分析，簡稱STA(Static Timing Analysis)，這個過程做的話一把是在是做后仿真前做的。在布局布線后，會生成時序分析報告，該報告是分析工具利用從布線的路勁上提取出寄生參數(shù)后精確計算出來的。該報告中會提示出一些關鍵路徑，所謂關鍵路勁就是指延時信息比較突出的信號節(jié)點流，通過分析可以得到不滿足時序要求的路徑，這個過程就是STA過程。

　　靜態(tài)時序分析的特點就是不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結果來優(yōu)化設計。很多設計都可以在功能驗證的成功的基礎上，加上一個很好的靜態(tài)時序分析，就可以替代耗時非常長的后仿真了，這是一種很有保障性的化簡流程方式。后仿真相對靜態(tài)時序分析來說還具有邏輯驗證，在加上延時信息的基礎上分析邏輯。

　　5.7在線調試

　　在線調試也稱作板級調試，它是將工程下載到FPGA芯片上后分析代碼運行的情況。有人會以為，我們不是已經(jīng)做了仿真了，甚至是時序仿真都通過了，還會存在問題么?在實際中，存在這么些情況我們需要用到在線調試：

　　圖12

　　仿真不全面而沒有發(fā)現(xiàn)的FPGA設計錯誤。很多情況下，由于太復雜，無法做到100%的代碼覆蓋率;

　　在板級交互中，存在異步事件，很難做仿真，或者仿真起來時間很長，無法運行;

　　除了本身FPGA外，還可能存在板上互連可靠性問題、電源問題和IC之間的信號干擾問題，都可能導致系統(tǒng)運行出錯;

　　其他潛在問題。

　　在線調試的方式主要有兩種，一種是利用外部測試設備，把內部信號傳送到FPGA針腳上，然后用示波器或者邏輯分析儀觀察信號;另一種就是利用嵌入式邏輯分析儀，在設計中插入邏輯分析儀，利用JTAG邊緣數(shù)據(jù)掃描和開發(fā)工具完成數(shù)據(jù)交互。

　　嵌入式邏輯分析儀的原理相當與在FPGA中開辟一個環(huán)形存儲器，存儲器的大小決定了能夠查看的數(shù)據(jù)的深度，是可以人為設定的，但是不得超出資源。在FPGA內部，根據(jù)設置的需要查看的信號節(jié)點信息和驅動的采樣時鐘，對信息進行采樣，并放置到設定的存儲空間里，存儲空間是環(huán)形的，內容隨時間更新。然后通過判斷觸發(fā)點來檢查采集數(shù)據(jù)，一旦滿足觸發(fā)條件，這個時候會停止掃描，然后將觸發(fā)點前后的一些數(shù)據(jù)返回給PC端的測試工具進行波形顯示，供開發(fā)者進行調試。

　　目前的調試工具都是和本身的FPGA開發(fā)平臺掛鉤的，不同F(xiàn)PGA廠商都會有開發(fā)軟件平臺，嵌入式邏輯分析儀也就不同。Altera廠家提供的是SignalTapII，而Xilinx廠家提供的是ChipScope，這些工具的具體使用在后面工具中詳解。

　　當然這里除了嵌入式邏輯分析儀外，各廠家還提供了一些其他的在線調試工具，例如SignalProbe等等，但是或多或少的用的人不是很多，有興趣的可以找到該功能使用的說明手冊。

　　5.8配置及固化

　　好了，到了我們最后一個環(huán)節(jié)就可以完成FPGA的流程了。這一部分我們分四個小節(jié)來講，首先是針對大家很多人不是太清楚的FPGA配置過程安排的，隨后一節(jié)為了更加深理解，舉了altera的FPGA敘述配置全過程，第三小節(jié)是探討FPGA主要的配置模式，最后一節(jié)就是正對這些配置模式展開的對比選擇探討。

　　5.8.1 FPGA配置過程

　　在FPGA正常工作時，配置數(shù)據(jù)存儲在SRAM中，這個SRAM單元也被稱為配置存儲器(configure RAM)。由于SRAM是易失性存儲器，因此在FPGA上電之后，外部電路需要將配置數(shù)據(jù)重新載入到芯片內的配置RAM中。在芯片配置完成之后，內部的寄存器以及I/O管腳必須進行初始化(initialization)，等到初始化完成以后，芯片才會按照用戶設計的功能正常工作，即進入用戶模式。

　　FPGA上電以后首先進入配置模式(configuration)，在最后一個配置數(shù)據(jù)載入到FPGA以后，進入初始化模式(initialization)，在初始化完成后進入用戶模式(user-mode)。在配置模式和初始化模式下，F(xiàn)PGA的用戶I/O處于高阻態(tài)(或內部弱上拉狀態(tài))，當進入用戶模式下，用戶I/O就按照用戶設計的功能工作。

　　5.8.2舉例——altera FPGA配置全過程

　　一個器件完整的配置過程將經(jīng)歷復位、配置和初始化等3個過程。FPGA正常上電后，當其nCONFIG管腳被拉低時，器件處于復位狀態(tài)，這時所有的配置RAM內容被清空，并且所有I/O處于高阻態(tài)，F(xiàn)PGA的狀態(tài)管腳nSTATUS和CONFIG_DONE管腳也將輸出為低。當FPGA的nCONFIG管腳上出現(xiàn)一個從低到高的跳變以后，配置就開始了，同時芯片還會去采樣配置模式(MSEL)管腳的信號狀態(tài)，決定接受何種配置模式。隨之，芯片將釋放漏極開路(open-drain)輸出的nSTATUS管腳，使其由片外的上拉電阻拉高，這樣，就表示FPGA可以接收配置數(shù)據(jù)了。在配置之前和配置過程中，F(xiàn)PGA的用戶I/O均處于高阻態(tài)。

　　在接收配置數(shù)據(jù)的過程中，配置數(shù)據(jù)由DATA管腳送入，而配置時鐘信號由DCLK管腳送入，配置數(shù)據(jù)在DCLK的上升沿被鎖存到FPGA中，當配置數(shù)據(jù)被全部載入到FPGA中以后，F(xiàn)PGA上的CONF_DONE信號就會被釋放，而漏極開路輸出的CONF_DONE信號同樣將由外部的上拉電阻拉高。因此，CONF_DONE管腳的從低到高的跳變意味著配置的完成，初始化過程的開始，而并不是芯片開始正常工作。

　　INIT_DONE是初始化完成的指示信號，它是FPGA中可選的信號，需要通過Quartus II工具中的設置決定是否使用該管腳。在初始化過程中，內部邏輯、內部寄存器和I/O寄存器將被初始化，I/O驅動器將被使能。當初始化完成以后，器件上漏極開始輸出的INIT_DONE管腳被釋放，同時被外部的上拉電阻拉高。這時，F(xiàn)PGA完全進入用戶模式，所有的內部邏輯以及I/O都按照用戶的設計運行，這時，那些FPGA配置過程中的I/O弱上拉將不復存在。不過，還有一些器件在用戶模式下I/O也有可編程的弱上拉電阻。在完成配置以后，DCLK信號和DATA管腳不應該被浮空(floating)，而應該被拉成固定電平，高或低都可以。

　　如果需要重新配置FPGA，就需要在外部將nCONFIG重新拉低一段時間，然后再拉高。當nCONFIG被拉低吼，nSTATUS和CONF_DONE也將隨即被FPGA芯片拉低，配置RAM被清，所有I/O都變成三態(tài)。當nCONFIG和nSTATUS都變?yōu)楦邥r，重新配置就開始了。

　　5.8.3配置模式

　　這一塊分成兩部分，一部分是在線調試配置，另一塊是固化，即將工程配置到相應存儲單元中，上電后，通過存儲在存儲器中的內容配置FPGA.

　　在線配置

　　第一部分在線調試配置過程是通過JTAG模式完成的，如圖13所示，在JTAG模式中，PC和FPGA通信的時鐘為JTAG接口的TCLK，數(shù)據(jù)直接從TDI進入FPGA，完成相應功能的配置。

　　圖13

　　JTAG接口是一個業(yè)界標準接口，主要用于芯片測試等功能。FPGA基本上都可以支持JTAG命令來配置FPGA的方式，而且JTAG配置方式比其他任何方式優(yōu)先級都高。JTAG接口有4個必需的信號TDI， TDO， TMS和TCK以及1個可選信號TRST構成，其中：

　　TDI，用于測試數(shù)據(jù)的輸入;

　　TDO，用于測試數(shù)據(jù)的輸出;

　　TMS，模式控制管腳，決定JTAG電路內部的TAP狀態(tài)機的跳變;

　　TCK，測試時鐘，其他信號線都必須與之同步;

　　TRST，可選，如果JTAG電路不用，可以講其連到GND.

　　固化

　　第二部分固化程序到存儲器中的過程可以分為兩種方式，主模式和從模式。主模式下

　　FPGA器件引導配置操作過程，它控制著外部存儲器和初始化過程;從模式下則由外部計算機或控制器控制配置過程。主、從模式從傳輸數(shù)據(jù)寬度上，又分別可以分為串行和并行。

　　(1)主串模式

　　主串模式是最簡單的固化模式，如圖14所示，這個模式過程不需要為外部存儲器提供一系列地址。它利用簡單的脈沖信號來表明數(shù)據(jù)讀取的開始，接著由FPGA提供給存儲器時鐘，存儲器在時鐘驅動下，將數(shù)據(jù)輸入到FPGA Cdata_in端口。

　　圖14

　　(2)主并模式

　　主并模式其實和主串模式的一樣機理，只不過是在主串的基礎上，同周期數(shù)內傳送的數(shù)據(jù)變成8位，或者更高，如圖15.這樣一來，主并行相比主串行的數(shù)度要優(yōu)先了?，F(xiàn)代有些地方已采用這種方式來配置FPGA的了。

　　圖15