2004年6月A版

摘  要：本文分析了深亞微米下超大規(guī)模SoC的電源設計中存在的問題，給出了業(yè)界適用的設計、驗證方法，并以工程設計為例，給出層次性SoC設計中電源設計、驗證的適用流程。

關鍵詞：系統芯片；電源電壓降；地電壓反彈；電源網格

引言

　　SoC(系統芯片)是現代微電子技術向前發(fā)展的必然趨勢。與工藝技術逐步先進的變化相適應，SoC芯片上的內核邏輯的供電電壓也逐步降低。供電電源電壓減小的一個顯著好處是使整個芯片的功耗降低，然而它同時也帶來了芯片噪聲容限降低的負面影響。芯片供電電源網絡上的一個很小的電壓波動或毛刺噪聲，都可能引起芯片邏輯功能的誤動作，或者影響芯片邏輯動作的速度，降低了芯片的性能。因此，電源設計顯得比以前更加重要和困難。隨著半導體工藝向更高節(jié)點發(fā)展，由于電源設計的問題所導致的整個芯片性能達不到預期要求甚至完全失敗的比例越來越高。據不完全統計：在目前的0.18um和更精細的工藝下，有79%的集成電路設計會遇到電源設計問題，而有高達54%的設計會因此而失敗。可靠的電源設計已經成為SoC設計成功與否的關鍵因素之一而加以考慮。

SoC中的電源設計與分析

　　通常，在SoC模塊的布局階段(信號布線之前)完成整個SoC芯片的電源設計，然后根據后續(xù)的分析驗證結果加以修正。首先，根據SoC芯片的面積和功耗要求，確定所需的電源凸點(PAD)的數目。然后，在選定的用作電源布線的金屬層上(一般是最上面兩層)每隔一定的間距做一個電源的分支(power-trunk)，這樣最終形成一個上下兩層縱橫交錯的網格結構，我們稱之為電源網格power-grid。典型的電源網格設計如圖1所示(以六層金屬工藝為例)。

　　在0.25mm工藝以前，一般都將芯片上的電源網格(包括電源信號和地信號)當作理想網絡，芯片上任何地方的電源線的電壓都是相等的、穩(wěn)定的，其大小等于SoC芯片外部所供給的電源電壓，而電流的大小可以為任何值。對于地線，也是同樣的假定。實際上，尤其當集成電路工藝演進到今天的0.18um及以下的超深亞微米時，包括電源網絡在內的所有互連線的阻抗特性表現的就非常明顯了。用集總參數的電路觀點來看，芯片上的互連線就是各種電阻R、電容C和電感L的組合。從而導致了互連線的時序延遲以及導致了電源網絡上的電壓波動，電壓值將不再是穩(wěn)定不變的單一值了，這就是我們要討論的電源電壓降(IRdrop)和地電壓上升或者反彈(ground-bounce)。(簡單起見，以下的“電源”包括電源信號VDD和地信號VSS；“IRdrop”包括VDD上的電壓降和VSS上的電壓反彈。)

　　除了電壓波動以外，電源網絡連線上所能承受的電流能力也是電源設計中必須加以考慮的問題。對于作為互連線的金屬層來說，在一定的制造工藝下，在它上面所能允許流過的最大電流是有一定的限度的，否則過大的電流將會導致金屬連線熔斷，導致芯片失效。這種現象我們稱之為電遷移EM(electromigration)。

電壓降IRdrop

　　IRdrop是指出現在集成電路中電源和地網絡上電壓下降的一種現象。集成電路通常會假設在芯片內的電源為理想電源，它能在瞬間給芯片上的所有門單元(也包括宏單元)提供足夠大的電流從而使芯片上的電壓保持為統一的值。實際上，由于金屬連線的寬度越來越窄，導致它的電阻值上升，所以在整個芯片范圍內將存在一定的IRdrop。IRdrop的大小將依賴于從電源凸點到所計算的邏輯門單元之間的等效電阻的大小。

　　如圖2所示，外部電壓源連接到SoC芯片的電源凸點上，R11到R14是電源網格VDD上的等效電阻值，R21到R24是電源網格VSS上的等效電阻值，G1到G4是連接在電源和地之間的邏輯門單元。理想情況下，當對這些邏輯門單元進行仿真時，V1到V4都被認為等于VDD，地電壓等于VSS。

　　實際上，電源網格上的真實的電阻值并不是0。例如當有開關動作時，邏輯門單元G4的電壓在任何時候都要比VDD值小。從外部電源流到G4的電流一定流過整個電源分布網絡，導致產生V＝IR的電壓降。地信號VSS上的IRdrop是指邏輯門單元G1到G4處地(VSS)電壓的上升。

　　圖2同時也說明了電源網格和IRdrop的復雜性。假設邏輯門單元G4的電源凸點處的電壓為VDD，G4所消耗的電流為I4安培，而其它邏輯門單元的電流都為0,電流I4通過電源網格從外部電源流向G4。那么邏輯門單元G4處的VDD上的IRdrop就是：

　　IRdropG4=I4