摘要：通過模糊自整定PID控制器的設(shè)計(jì)，本文提出了一種基于VHDL描述、DSP Builder和Modelsim混合仿真、FPGA實(shí)現(xiàn)的智能控制器設(shè)計(jì)及測(cè)試新方法。首先，通過MATLAB仿真，得出智能控制器的結(jié)構(gòu)和參數(shù)。然后，基于VHDL進(jìn)行智能控制器的數(shù)字化實(shí)現(xiàn)及其開環(huán)測(cè)試。在此基礎(chǔ)上，通過分析一般智能控制器的測(cè)試特點(diǎn)，采用DSP Builder構(gòu)建閉環(huán)測(cè)試系統(tǒng)，Modelsim運(yùn)行DSP Builder生成文件來(lái)驗(yàn)證QuartusII中所做VHDL設(shè)計(jì)的測(cè)試方法。實(shí)驗(yàn)表明，該測(cè)試方法能有效模擬控制器的激勵(lì)輸入信號(hào)，適用于需閉環(huán)測(cè)試檢驗(yàn)控制品質(zhì)的智能控制器設(shè)計(jì)。
關(guān)鍵詞：VHDL; FPGA; 智能控制器; 閉環(huán)測(cè)試; DSP Builder

1 引 言

隨著市場(chǎng)需求的增長(zhǎng)，超大規(guī)模集成電路的集成度和工藝水平不斷提高，在一個(gè)芯片上完成系統(tǒng)級(jí)的設(shè)計(jì)已成為可能。FPGA固有的并行運(yùn)算處理能力，使得它能夠提供各種數(shù)字化所需要的大量復(fù)雜運(yùn)算,適合于設(shè)計(jì)一些對(duì)處理速度和實(shí)時(shí)性要求較高的智能控制器。近幾年，基于VHDL描述，F(xiàn)PGA實(shí)現(xiàn)的控制器設(shè)計(jì)研究比較活躍，如Torralba等人完成了4輸入、12個(gè)隸屬度、64條規(guī)則的模糊邏輯控制器的FPGA實(shí)現(xiàn)[1]，Cirstea等人基于FPGA設(shè)計(jì)模糊控制器，成功的用于變速器的控制[2]。另外，由于FPGA設(shè)計(jì)的靈活性和通用性，使得基于FPGA的控制器開發(fā)效率高，成本低，上市時(shí)間短。

由于FPGA在智能控制器方面的大量使用，設(shè)計(jì)后的測(cè)試便成了設(shè)計(jì)者在開發(fā)過程中必須重點(diǎn)考慮的問題，同時(shí)，一種好的測(cè)試方法不僅能及早發(fā)現(xiàn)設(shè)計(jì)中存在的問題，而且能提高設(shè)計(jì)的可靠性。目前基于VHDL描述的智能控制器測(cè)試一般是通過開環(huán)時(shí)序仿真來(lái)驗(yàn)證其邏輯設(shè)計(jì)的正確性，而對(duì)于一些輸入激勵(lì)信號(hào)不固定或比較多的智能控制器來(lái)說(shuō)，開環(huán)時(shí)序仿真并不能確切模擬控制器的激勵(lì)輸入信號(hào)。由此，本文在開環(huán)時(shí)序仿真的基礎(chǔ)上提出一種基于QuartusII、DSP Builder和Modelsim的閉環(huán)時(shí)序仿真測(cè)試方法，并借助于某一特定智能控制器的設(shè)計(jì)對(duì)該閉環(huán)測(cè)試方法進(jìn)行了較為深入的研究。

2  FPGA設(shè)計(jì)與測(cè)試平臺(tái)

研究采用QuartusII4.0、 DSP Builder3.0以及Modelsim SE6.0作為FPGA的設(shè)計(jì)及測(cè)試平臺(tái)。

QuartusII4.0是Altera公司的第四代可編程邏輯器件集成開發(fā)環(huán)境，提供從設(shè)計(jì)輸入、設(shè)計(jì)編譯、

功能仿真、設(shè)計(jì)處理、時(shí)序仿真到器件編程的全部功能。同時(shí)，它可以產(chǎn)生并識(shí)別EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog HDL網(wǎng)表文件，并且為其它EDA工具提供了方便的接口?？梢栽谏厦孀詣?dòng)運(yùn)行其它EDA工具，包括Synplicity的Synplify/Synplify Pro、Mentor Graphics子公司Exemplar Logic 的LeonardoSpectrum以及Synopsys的FPGA CompilerII等。這些綜合軟件能以很高的效率將VHDL/Verilog設(shè)計(jì)軟件轉(zhuǎn)換為針對(duì)選定器件的標(biāo)準(zhǔn)網(wǎng)表文件。此外，QuartusII4.0里還集成了一個(gè)SOPC Builder開發(fā)工具，支持SOPC開發(fā)[3]。

DSP Builder以Matlab/Simulink的Blockset形式出現(xiàn)，可以在Simulink中進(jìn)行圖形化設(shè)計(jì)和仿真，同時(shí)通過Signal Compiler可以將Matlab/Simulink的設(shè)計(jì)文件（.mdl）轉(zhuǎn)換成相應(yīng)的VHDL文件（.vhd），以及用于控制綜合與編譯的TCL腳本[4]。

Mentor Graphics公司的Modelsim是業(yè)界中比較好的仿真工具，其仿真功能強(qiáng)大，支持模擬波形顯示，且圖形化界面友好，具有結(jié)構(gòu)、信號(hào)、波形、進(jìn)程和數(shù)據(jù)流等窗口。

通過綜合使用上述三種平臺(tái)，可以很好的規(guī)劃設(shè)計(jì)流程，充分利用各個(gè)工具的優(yōu)點(diǎn)，提高開發(fā)效率，所得的測(cè)試結(jié)果也更加可靠。

3 智能控制器的VHDL設(shè)計(jì)及測(cè)試特點(diǎn)

以模糊自整定PID控制器為例，其位置式控制算法為：

ui = Kp ei＋Ki T∑ei＋Kd/T（ei－ei-1）＋u0                                                                                      3.1

其中：Kp = kp＋tp