一年多來，兩家公司密切合作，定義并實施了眾多全新的解決方案，以盡可能提高賽靈思65納米Virtex-5 FPGA中超高密度設(shè)計方案的結(jié)果質(zhì)量與效率。Synplicity-Xilinx聯(lián)合工作組于2006 年5月宣布并提交了其首批成果—成功開發(fā)SmartCompile技術(shù)，這是一種增量設(shè)計流程，不僅能夠最高提升運行時間6倍之多，同時還能確保邏輯設(shè)計不發(fā)生改變。這種從RTL至布局布線的工作流程支持增量設(shè)計，因此設(shè)計人員在對FPGA做小許更改時就不必重新編譯整個器件。

    超高容量聯(lián)合工作組的初期階段致力于大幅改進(jìn)整體結(jié)果質(zhì)量與運行時間，同時確保即便在對FPGA設(shè)計方案進(jìn)行增量修改時也能保持設(shè)計結(jié)果穩(wěn)定。聯(lián)合工作組的第二階段將進(jìn)一步推進(jìn)這方面的工作，旨在降低65納米乃至更先進(jìn)芯片的面積與功耗要求。

    聯(lián)合工作組的整體目標(biāo)是為設(shè)計人員的超高密度設(shè)計提供接乎于一鍵式的設(shè)計流程，確保每天都能完成多次設(shè)計迭代。由于超高容量FPGA支持各種應(yīng)用，因此聯(lián)合工作組將推出多種優(yōu)化的設(shè)計流程與工具，以滿足不同器件的獨特設(shè)計要求。

    Synplicity公司的首席技術(shù)官McElvain指出：“我們對聯(lián)合工作組第一階段針對增量設(shè)計不斷改善的成果深感滿意。隨著聯(lián)合工作組的發(fā)展，我們希望它能進(jìn)一步解決FPGA設(shè)計與驗證方面的各種難題，其中包括我們客戶最關(guān)心的問題—縮減面積及降低功耗。”

    賽靈思公司設(shè)計軟件部副總裁Bruce Talley指出：“我們希望與Synplicity在共同設(shè)計與開發(fā)的第二階段繼續(xù)密切合作。聯(lián)合工作組將我們各自的技術(shù)與工程設(shè)計優(yōu)勢整合在一起，通過統(tǒng)一的解決方案化解各種難題。我們兩家公司打算繼續(xù)推出相關(guān)解決方案與產(chǎn)品，為我們共同的客戶提供更多工具，以便他們能夠縮減占位面積并降低功耗，進(jìn)一步優(yōu)化基于賽靈思65納米FPGA的設(shè)計方案?！?