攝像機的數(shù)字視頻信號為14對差分信號，經FPGA將差分信號轉換為單端信號，并鎖存數(shù)據。每個象素14位，每幀320×240。

　　FPGA采用ALTERA公司的CYCLONE系列EP1C3T144C-6，配置芯片采用EPC2LC20。EP1C3T144C-6具有將差分信號轉單端信號的專用I/O口。鎖存在FPGA的數(shù)字，模擬兩路視頻信號根據工作模式選擇輸出到DSP1數(shù)據總線上，由DSP1讀入處理，數(shù)據速率與模擬視頻的采樣速率，數(shù)字視頻的數(shù)據速率相同。工作模式選擇，開關控制通過PIC9054引入到FPGA。

　　·DSP處理器模塊

　　DSP處理器陣列模塊主要由4片高速高性能的DSP處理芯片ADSP-TS201S組成多DSP處理器系統(tǒng)，ADSP-TS201S性能如下：

　　基本性能指標如下：

　　600MHz運行速度時，內核指令周期1.67ns

　　24M bits片上DRAM，分為6個4M bits塊(128K words X 32 bits)

　　片內雙運算模塊，每個都包含一個ALU、一個乘法器、一個移位器和一個寄存器組

　　雙整數(shù)ALU提供數(shù)據尋址和指針操作功能

　　片內提供14通道DMA、外部口、4個鏈路口、SDRAM控制器、可編程標志引腳、2個定時器

　　片上仲裁系統(tǒng)可實現(xiàn)8個TigerSHARC DSP的無縫連接

　　內部3條互相獨立的128位總線

　　外部數(shù)據總線64位，地址總線32位

　　每秒48億次40位寬的MAC運算或每秒12億次80位寬的MAC運算;1024點復數(shù)FFT(基2)時間15.7us

　　外部端口 1G字節(jié)每秒;鏈路口(每個)1G字節(jié)每秒

　　DSP處理器陣列模塊中DSP1是用來整理所收集到的視頻信號，并進行相應的預處理后，將數(shù)據分發(fā)送到后面的DSP，進行進一步的處理。

　　DSP1并行口應接FPGA輸出的視頻數(shù)據，還要接FLASH，完成DSP加載。DSP1的IRQ0,IRQ1分別作視頻輸入的幀中斷和行中斷，接到FPGA。其連接電路如下圖3所示。

　　FLASH選用AMD公司的AM29LV017D，為2M x 8-Bit的存儲器，可通過DSP1對FLASH編程，要保證在FLASH讀寫時，F(xiàn)PGA的數(shù)據輸出總線D0～D13為高阻，反之，在數(shù)據通道運行時，也應使FLASH輸出為高阻，故用BMS來選片F(xiàn)LASH。

 

　　圖3 DSP1與FPGA,FLASH 連接圖