多路同步串口的FPGA傳輸實(shí)現(xiàn)
作者：
時(shí)間：2009-05-21
來(lái)源：詹必勝 吳斌方 楊光友 湖北工業(yè)大學(xué)
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為驗(yàn)證各控制信號(hào)的時(shí)序邏輯，做如下仿真：FPGA接收及緩存數(shù)據(jù)。仿真的時(shí)序如圖6所示。data_temp0~data_temp7 為接收模塊的移位寄存器，在frame的下降沿時(shí)將數(shù)據(jù)寫入各自的R_FIFO中;R_FIFO中的數(shù)據(jù)依次通過(guò)寄存器data_m寫入S_FIFO中。8次寫入后，一輪緩存即結(jié)束，等待下次請(qǐng)求。
圖6 FPGA接收及緩存數(shù)據(jù)時(shí)序仿真圖
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