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從仿真到硬件加速仿真 — 可完全重復(fù)使用的 UVM 架構(gòu)
Wilson Research Group 公司于 2012 年進(jìn)行的功能驗證研究表明，在 ASIC 和 FPGA 開發(fā)過程中，一半以上的時間花在了設(shè)計驗證上，而這是有原因的。很多設(shè)計缺陷如果不能在早期階段進(jìn)行隔離和修復(fù)，后期會更難以解決，成本也會成倍增加。因此，確保驗證過程完整非常重要，在流片之前盡可能多地驗證各種場景。這一點則與范圍更大的半導(dǎo)體生態(tài)系統(tǒng)技術(shù)進(jìn)步形成鮮明對比，后者是盡量縮短芯片面市的時間。