壓穩(wěn)態(tài) 文章 進入壓穩(wěn)態(tài)技術社區(qū)
理解FPGA中的壓穩(wěn)態(tài)
- FPGA 設計人員可以通過增大tMET ，采用增加同步寄存器時序余量等設計方法來提高系統(tǒng)可靠性，增大亞穩(wěn)態(tài)MTBF。Altera 確定了其 FPGA 的MTBF 參數，改進器件技術，從而增大了亞穩(wěn)態(tài)MTBF。使用Altera FPGA 的設計人員可以利用Quartus II 軟件功能來報告設計的亞穩(wěn)態(tài)MTBF，優(yōu)化設計布局以增大MTBF。
- 關鍵字： 壓穩(wěn)態(tài) MTBF FPGA
理解FPGA中的壓穩(wěn)態(tài)及計算壓穩(wěn)態(tài)的方法
- 本白皮書介紹FPGA中的壓穩(wěn)態(tài)，為什么會出現這一現象，它是怎樣導致設計失敗的。介紹怎樣計算壓穩(wěn)態(tài)MTBF，重...
- 關鍵字： FPGA 壓穩(wěn)態(tài) MTBF 寄存器
理解FPGA 中的壓穩(wěn)態(tài)
- 理解FPGA 中的壓穩(wěn)態(tài) 本白皮書介紹FPGA 中的壓穩(wěn)態(tài)，為什么會出現這一現象，它是怎樣導致設計失敗的。介紹怎樣計算壓穩(wěn)態(tài)MTBF，重點是對結果造成影響的各種器件和設計參數。
引言
當信號在不相關或者異步時鐘域 - 關鍵字： FPGA 壓穩(wěn)態(tài)
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壓穩(wěn)態(tài)介紹
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