SEU的抑制

• 　　引言 　　隨著工藝技術(shù)的迅速發(fā)展，創(chuàng)新進(jìn)一步提高了器件在速率、容量和功耗等方面的性能，使得FPGA比ASIC更具優(yōu)勢(shì)。然而，技術(shù)的發(fā)展也突出了以前可以忽略的某些效應(yīng)，例如，單事件干擾(SEU)導(dǎo)致的軟誤碼影響越來(lái)越大。通過(guò)仔細(xì)的IC設(shè)計(jì)，65nm節(jié)點(diǎn)單位比特的軟誤碼率有所下降，但是每一工藝節(jié)點(diǎn)的邏輯容量在不斷翻倍，配置RAM(CRAM)比特?cái)?shù)量也隨之增長(zhǎng)。 　　現(xiàn)在的FPGA容量越來(lái)越大，功能越來(lái)越強(qiáng)，逐漸擔(dān)負(fù)起系統(tǒng)的核心功能，例如數(shù)據(jù)通路等；因此，設(shè)計(jì)人員能夠?qū)⑾到y(tǒng)集成在一片可編程芯片中。這些發(fā)
• 關(guān)鍵字： SEU  干擾率