時序電路 文章 進(jìn)入時序電路技術(shù)社區(qū)
FPGA/CPLD狀態(tài)機(jī)穩(wěn)定性研究
- 在FPGA/CPLD設(shè)計中,狀態(tài)機(jī)是最典型、應(yīng)用最廣泛的時序電路模塊,如何設(shè)計一個穩(wěn)定可靠的狀態(tài)機(jī)是我們必須面對的問題.
- 關(guān)鍵字： 時序電路 狀態(tài)機(jī) FPGA
一款基于門控時鐘的低功耗時序電路設(shè)計
- 在傳統(tǒng)設(shè)計中，所有計算機(jī)運(yùn)算(算法、邏輯和存儲進(jìn)程)都參考時鐘同步執(zhí)行，時鐘增加了設(shè)計中的時序電路數(shù)量。在這個電池供電設(shè)備大行其道的移動時代，為了節(jié)省每一毫瓦(mW)的功耗，廠商間展開了殘酷的競爭，因此將電路分成多個電源域并根據(jù)要求關(guān)閉它們，并且在設(shè)計每個時序電路的同時節(jié)省功耗，這兩點(diǎn)至關(guān)重要。時序電路(如計數(shù)器和寄存器)在現(xiàn)代設(shè)計中無處不在。本文以約翰遜計數(shù)器為例介紹了如何采用有效門控時鐘來設(shè)計高能效的時序電路。 約翰遜計數(shù)器系統(tǒng)，可同步提供多種特殊類型的數(shù)據(jù)序列，這對于大多數(shù)重要應(yīng)用(如D/
- 關(guān)鍵字： 門控時鐘 時序電路 觸發(fā)器
基于數(shù)據(jù)選擇器和D觸發(fā)器的多輸入時序電路
- 在SSI時序邏輯電路設(shè)計中，遵循的設(shè)計準(zhǔn)則是：在保證所設(shè)計的時序邏輯電路具有正確功能的前提下，觸發(fā)器的激...
- 關(guān)鍵字： SSI 數(shù)據(jù)選擇器 D觸發(fā)器 時序電路
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時序電路介紹
時序邏輯電路簡稱時序電路
時序電路，它是由最基本的邏輯門電路加上反饋邏輯回路（輸出到輸入）或器件組合而成的電路，與組合電路最本質(zhì)的區(qū)別在于時序電路具有記憶功能。時序電路的特點(diǎn)是：輸出不僅取決于當(dāng)時的輸入值，而且還與電路過去的狀態(tài)有關(guān)。它類似于含儲能元件的電感或電容的電路，如觸發(fā)器、鎖存器、計數(shù)器、移位寄存器、儲存器等電路都是時序電路的典型器件。
時序邏輯電路的狀態(tài)是由存儲電路來記憶 [ 查看詳細(xì) ]
時序電路資料下載
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