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          FPGA/CPLD設(shè)計小技巧之Verilog篇

          • 這是一個在設(shè)計中常犯的錯誤列表,這些錯誤常使得你的設(shè)計不可靠或速度較慢,為了提高你的設(shè)計性能和提高速度的可靠性,你必須確定你的設(shè)計通過所有的這些檢查 。
          • 關(guān)鍵字: 錯誤列表  全局時鐘緩沖器  時鐘漂移  

          WSN中的時鐘漂移與偏移補償機制研究

          •   在簡要闡述無線傳感器網(wǎng)絡(luò)時間同步的發(fā)展情況后,基于經(jīng)典的發(fā)送者接收者雙向同步原理,提出一種基于時鐘漂移與偏移的同步補償機制(CDCO算法)?! ∫浴 o線傳感器網(wǎng)絡(luò)是由密集型、低成本、隨機分布的節(jié)點組成,集成了傳感器技術(shù)、計算機技術(shù)和通信技術(shù),能夠協(xié)同地實時監(jiān)測、感知并采集各種環(huán)境的數(shù)據(jù),適用于戰(zhàn)場通信、搶險救災和公共集會等突發(fā)性、臨時性場合[1]。保持節(jié)點之間時間上的同步在無線傳感器網(wǎng)絡(luò)中非常重要,它是保證可靠的數(shù)據(jù)傳輸、精確的節(jié)點定位、可靠的數(shù)據(jù)融合、準確的目標跟蹤與檢測的前提。如利用波的到達時
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          時鐘漂移介紹

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