結(jié)構(gòu)化asic 文章 進(jìn)入結(jié)構(gòu)化asic技術(shù)社區(qū)
ISSP結(jié)構(gòu)化ASIC解決方案淺析
- 快速硅解決方案平臺(tái)(ISSP)是一種結(jié)構(gòu)化ASIC解決方案，該技術(shù)適合于高速ASIC設(shè)計(jì)，這是因?yàn)镮SSP可以解決設(shè)計(jì)人員的很多問題：ISSP器件為多達(dá)七層金屬化設(shè)計(jì)，其中最上兩層可以由客戶定制以符合不同的設(shè)計(jì)要求，下面幾層由IP、可測(cè)試性設(shè)計(jì)(DFT)模塊以及為減少深亞微米(DSM)效應(yīng)和時(shí)鐘畸變問題的電路。這些設(shè)計(jì)模塊和電路有助于提高測(cè)試覆蓋率，并減少可測(cè)試性設(shè)計(jì)需求，包括SCAN、BIST、BSCAN及TestBus的所有的測(cè)試技術(shù)都嵌入在基本陣列中。
- 關(guān)鍵字： 結(jié)構(gòu)化ASIC ISSP開放式聯(lián)盟計(jì)劃 設(shè)計(jì)流程
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結(jié)構(gòu)化asic介紹
結(jié)構(gòu)化ASIC是一種各項(xiàng)特性表現(xiàn)皆介于FPGA與ASIC間的訂產(chǎn)型芯片，它在量產(chǎn)成本、邏輯閘利用率、功耗用電、效能速度等表現(xiàn)上優(yōu)于FPGA，但又不如純ASIC表現(xiàn)的優(yōu)異，同時(shí)也具有FPGA的可程序化邏輯功效，以及加速芯片的研發(fā)設(shè)計(jì)速度與修改彈性，使芯片能更快完成并投入市場(chǎng)，以及減省日后修改電路的成本耗費(fèi)。
結(jié)構(gòu)化ASIC依然要開制光罩、依然要透過晶圓廠代產(chǎn)，但開制的光罩?jǐn)?shù)目低于ASIC， [ 查看詳細(xì) ]
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