隨著電子技術的發(fā)展,數字系統(tǒng)的設計正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。高密度現場可編程邏輯器件的出現將大量邏輯功能集成于一個單片 IC之中。對基于 E2PROM (或 Flash Memory)工藝的器件,配置數據
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加載 配置 FPGA 實現 單片機 基于
Altera公司今天宣布,開始發(fā)售其28-nm Cyclone V FPGA。Cyclone V器件是目前市場上功耗最低、成本最低的28-nm FPGA。該系列通過集成,前所未有的同時實現了高性能、低系統(tǒng)成本和低功耗,非常適合工業(yè)、無線、固網、軍事和汽車等市場應用。Cyclone V系列完成了Altera的28-nm定制系列產品的全系列發(fā)售,提供多種器件以滿足用戶的各類設計需求——從最大帶寬到最低功耗。
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Altera FPGA Cyclone V
電子產品世界,為電子工程師提供全面的電子產品信息和行業(yè)解決方案,是電子工程師的技術中心和交流中心,是電子產品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網絡家園
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DSP SOPC 實時數據 FPGA
1 引言隨著同防工業(yè)對精確制導武器要求的不斷提高,武器系統(tǒng)總體設計方案的日趨復雜,以及電子元器件水平的飛速發(fā)展。導引頭信號處理器的功能越來越復雜,硬件規(guī)模越來越大.處理速度也越來越高.而且產品的更新速度
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FPGA DSP 導引頭 信號處理
濾波器是一種用來消除干擾雜訊的器件,可用于對特定頻率的頻點或該頻點以外的頻率進行有效濾除。它在電子領域中占有很重要的地位,在信號處理、抗干擾處理、電力系統(tǒng)、抗混疊處理中都得到了廣泛的應用。而對于程控濾
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FPGA 單片機 程控 濾波器設計
1 引言隨著同防工業(yè)對精確制導武器要求的不斷提高,武器系統(tǒng)總體設計方案的日趨復雜,以及電子元器件水平的飛速發(fā)展。導引頭信號處理器的功能越來越復雜,硬件規(guī)模越來越大.處理速度也越來越高.而且產品的更新速度
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FPGA DSP 雷達導引頭 關鍵技術
電子產品世界,為電子工程師提供全面的電子產品信息和行業(yè)解決方案,是電子工程師的技術中心和交流中心,是電子產品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網絡家園
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FPGA ADSP TS201總線
基于Xilinx軟件的FPGA系統(tǒng)設計方法介紹,Solution:在對FPGA設計進行最初步的系統(tǒng)規(guī)劃的時候,需要進行模塊劃分,模塊接口定義等工作。通常,我們只能在紙上進行設計。雖然在紙上我們可以很隨意地書寫,而用紙畫的不方便就在于,如果對某一個模塊進行較大改動
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設計 方法 介紹 系統(tǒng) FPGA Xilinx 軟件 基于
Xilinx FPGA開發(fā)環(huán)境的安裝方法,一、計算機硬件環(huán)境要求: 1、操作系統(tǒng): Microsoft Windows XP Home Edition SP2 2、基本配置: A、處理器:Intel CPU T2050 1.6GHz B、內存:512MB C、硬盤:60GB(其中軟件安裝的空問需要3GB)補充
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安裝 方法 環(huán)境 開發(fā) FPGA Xilinx
交織和解交織是組合信道糾錯系統(tǒng)的一個重要環(huán)節(jié),交織器和解交織器的實現方法有多種。本文利用Altera公司開發(fā)的Quartus軟件平臺和仿真環(huán)境,設計一種交織器和解交織器FPGA電路單倍實現的方法,并分析該電路實現的特點
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FPGA 交織器 電路實現
引言當今社會是數字化的社會,隨著微電子技術的發(fā)展,設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔...
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FPGA 存儲設備
IIR數字濾波器設計-在FPGA上實現任意階IIR數字濾波器摘 要:本文介紹了一種采用級聯結構在FPGA上實現任意階IIR數字濾波器的方法。此設計擴展性好,便于調節(jié)濾波器的性能,可以根據不同的要求在不同規(guī)模的FPGA上加以實
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IIR FPGA 數字 濾波器設計
摘要:文章首先分析了循環(huán)冗余校驗碼的功能,在此基礎上提出了基于FPGA的實現方法,詳細闡述了CRC校驗編解碼的實現方法,并提出了基于現有的實驗箱設備實現小型的CRC校驗系統(tǒng)的總體設計框架和設計思路,完成了CRC校驗
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FPGA 循環(huán)冗余校驗 實驗系統(tǒng)
基于FPGA和單片機的串行通信接口設計,摘要:本文針對由FPGA構成的高速數據采集系統(tǒng)數據處理能力弱的問題,提出FPGA與單片機實現數據串行通信的解決方案。在通信過程中完全遵守RS232協議,具有較強的通用性和推廣價值。1 前言 現場可編程邏輯器件(F
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接口 設計 通信 串行 FPGA 單片機 基于
FPGA DCM時鐘管理單元原理簡介,DCM概述 DCM內部是DLL(Delay Lock Loop(?)結構,對時鐘偏移量的調節(jié)是通過長的延時線形成的。DCM的參數里有一個PHASESHIFT(相移),可以從0變到255。所以我們可以假設內部結構里從clkin到clk_1x之間應該有256根延
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原理 簡介 單元 管理 DCM 時鐘 FPGA
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