asic-to-fpga 文章進(jìn)入asic-to-fpga技術(shù)社區(qū)

FPGA技術(shù)在雷達(dá)信號(hào)模擬器中的應(yīng)用

摘要：基于FPGA的各種雷達(dá)信號(hào)產(chǎn)生方法,介紹了在FPGA中實(shí)現(xiàn)直接數(shù)字頻率合成器(DDS)以及提高輸出信號(hào)...
關(guān)鍵字： FPGA 雷達(dá)信號(hào)模擬器 QuartusⅡ

FPGA在彈上信息處理機(jī)中的應(yīng)用

　　引言　　信息處理機(jī)(圖1)用于完成導(dǎo)彈上多路遙測(cè)信息的采集、處理、組包發(fā)送。主要功能包括高速1553B總線(xiàn)的數(shù)據(jù)收發(fā)、RS422接口設(shè)備的數(shù)據(jù)加載與檢測(cè)、多路數(shù)據(jù)融合和數(shù)據(jù)接收、處理、組包發(fā)送的功能。其中，總線(xiàn)數(shù)據(jù)和其他RS422接口送來(lái)的數(shù)據(jù)同時(shí)進(jìn)行并行處理;各路輸入信息按預(yù)定格式進(jìn)行融合與輸出;數(shù)據(jù)輸出速率以高速同步RS422口的幀同步脈沖為源，如果高速同步RS422口異常不影響總線(xiàn)數(shù)據(jù)和其它RS422口的數(shù)據(jù)融合與輸出功能。在CPU發(fā)生異?；蚩偩€(xiàn)數(shù)據(jù)異常時(shí)不影響其它RS422口數(shù)據(jù)的融合與輸
關(guān)鍵字：軍事電子 FPGA

以智能型混合信號(hào)FPGA開(kāi)發(fā)真正符合需求的系統(tǒng)

以智能型混合信號(hào)FPGA開(kāi)發(fā)真正符合需求的系統(tǒng),要實(shí)現(xiàn)能夠?qū)⑺兄匾δ芗稍趩我黄骷脑O(shè)計(jì)理由很簡(jiǎn)單，因?yàn)檫@樣就能將材料成本、部件庫(kù)存及電路板面積減至最低。另外，相較于多芯片解決方案，單芯片方案的功耗也較低，同時(shí)也有助于提高對(duì)知識(shí)產(chǎn)權(quán)的保護(hù)。如果
關(guān)鍵字：符合需求系統(tǒng) 真正開(kāi)發(fā) 混合信號(hào) FPGA 智能型

NEC Display Solutions 公司3D電影投影儀采用賽靈思 FPGA

　　全球可編程平臺(tái)領(lǐng)導(dǎo)廠(chǎng)商賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX) )日前宣布NEC子公司NEC Display Solutions有限公司的三款DLP 數(shù)字影院投影儀產(chǎn)品，均采用了賽靈思Virtex®-5 FPGA系列產(chǎn)品。　　DLP 數(shù)字影院投影儀符合美國(guó)數(shù)字影院計(jì)劃 (DCI1) 標(biāo)準(zhǔn)，擁有一系列優(yōu)異的高安全特性，能夠滿(mǎn)足各種不同輸入信號(hào)的要求。該系統(tǒng)能忠實(shí)再現(xiàn)輸入源，而且集成的德州儀器 (TI) 高分辨率 2K(2,048 × 1,080 點(diǎn))DL
關(guān)鍵字： Xilinx Virtex FPGA DLP

每分鐘美化3600幅畫(huà)面的大師

　　在人手一支照相手機(jī)、數(shù)碼相機(jī)或者DV的年代，每個(gè)人都可以都在隨時(shí)隨地捕捉和制作畫(huà)面。在HDTV日漸盛行的年代，我們希望自己看到的每一幅畫(huà)面都絢麗多姿。不過(guò)，并非每個(gè)人都是攝影大師，我們?cè)S多人弄出來(lái)的畫(huà)面并不那么漂亮。過(guò)去，攝影大師都要借助于暗房技術(shù)來(lái)制作出精美的照片。如今，高水平的攝影愛(ài)好者都懂得使用Photoshop這類(lèi)軟件來(lái)美化照片?，F(xiàn)在的問(wèn)題是，如果要對(duì)HDTV電視畫(huà)面進(jìn)行美化，有多少Photoshop大師也不夠用啊! 　　有一位大師，他不僅懂得怎樣讓一幅畫(huà)面變得更美，而且發(fā)明了一種可以植入芯
關(guān)鍵字： DarbeeVision FPGA IP GPU

滿(mǎn)足嵌入式系統(tǒng)應(yīng)用的多核處理器SoC設(shè)計(jì)

隨著嵌入式處理需求的快速增長(zhǎng)，系統(tǒng)架構(gòu)正朝著多處理器設(shè)計(jì)的方向發(fā)展，以解決單處理器系統(tǒng)復(fù)雜度太高和計(jì)...
關(guān)鍵字： FPGA SoC 嵌入式系統(tǒng) 多核處理器賽靈思 MicroBlaze

德州儀器推出新型 FPGA 擴(kuò)展板

　　日前，德州儀器 (TI) 宣布推出專(zhuān)用于 DK-LM3S9B96 開(kāi)發(fā)套件的新型 Stellaris FPGA 擴(kuò)展板，可顯著加速開(kāi)發(fā)低成本安全接入控制系統(tǒng)及其它需要高速外部處理單元接口的應(yīng)用。這款全新電路板使開(kāi)發(fā)人員能夠輕松評(píng)估 Stellaris 微處理器 (MCU) 高靈活性外設(shè)接口 (EPI) 的高帶寬機(jī)器對(duì)機(jī)器 (M2M) 并行接口功能。EPI 的 M2M 模式可支持高達(dá) 32 位的數(shù)據(jù)寬度以及高達(dá)每秒 150 MB 的數(shù)據(jù)速率，專(zhuān)用于幫助低成本安全接入控制應(yīng)用的開(kāi)發(fā)人員將攝像系統(tǒng)或低分辨率
關(guān)鍵字： TI FPGA 開(kāi)發(fā)套件

DNLMS濾波器的FPGA實(shí)現(xiàn)

自適應(yīng)濾波器的研究是近年來(lái)研究的熱門(mén)方向，在PFGA中實(shí)現(xiàn)高速的自適應(yīng)濾波器的設(shè)計(jì)更是一個(gè)熱點(diǎn)，在此采用DSP Builder系統(tǒng)建模的方法，在FPGA中實(shí)現(xiàn)了歸一化LMS算法，實(shí)驗(yàn)結(jié)果表明：用DSPBuilder設(shè)計(jì)的8階DNLMS算法比用底層的VHDL代碼設(shè)計(jì)效率更高，靈活性更大，速度更快。同樣比通用的DSP芯片設(shè)計(jì)的8階NLMS濾波器處理速度快了20多倍。如果將8階NLMS濾波器擴(kuò)展到512階或者1 024階，可以很好地應(yīng)用于自適應(yīng)回聲消除等很多自適應(yīng)濾波的領(lǐng)域。
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一種基于FPGA的NoC驗(yàn)證平臺(tái)的構(gòu)建

半導(dǎo)體工藝技術(shù)進(jìn)入深亞微米時(shí)代后，基于總線(xiàn)系統(tǒng)芯片SoC(SvstemonChip)的體系結(jié)構(gòu)在物理設(shè)計(jì)、通信帶...
關(guān)鍵字： FPGA NoC 驗(yàn)證平臺(tái)

一種基于FPGA的新型數(shù)字電壓表研究與設(shè)計(jì)

數(shù)字電壓表是大學(xué)物理教學(xué)和實(shí)驗(yàn)中的重要儀表，其數(shù)字化是指將連續(xù)的模擬電壓量轉(zhuǎn)換成不連續(xù)、離散的數(shù)字...
關(guān)鍵字： FPGA 數(shù)字電壓表 A/D

基于FPGA的多路正弦波信號(hào)發(fā)生器專(zhuān)用芯片設(shè)計(jì)

基于開(kāi)源思想與SOPC技術(shù)，采用32位開(kāi)源軟核處理器OR1200和開(kāi)源軟核DDS，在FPGA上實(shí)現(xiàn)了頻率、相位可預(yù)置并且可調(diào)的3路正弦波信號(hào)發(fā)生器專(zhuān)用芯片的設(shè)計(jì)。該專(zhuān)用芯片基于OR1200固化專(zhuān)用程序?qū)崿F(xiàn)，通過(guò)UART傳輸控制數(shù)據(jù)，可同時(shí)控制3路正弦波的產(chǎn)生，其頻率范圍為1 Hz~100 MHz，步進(jìn)頻率為1 Hz，相位范圍為0°~359°。設(shè)計(jì)方案在DE2-70開(kāi)發(fā)板上進(jìn)行了實(shí)際驗(yàn)證，證明了設(shè)計(jì)的正確性和可行性。
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AES算法中S-box和列混合單元的優(yōu)化及FPGA技術(shù)實(shí)現(xiàn)

AES算法中S-box和列混合單元的優(yōu)化及FPGA技術(shù)實(shí)現(xiàn),1 S-box的優(yōu)化設(shè)計(jì)

在A(yíng)ES標(biāo)準(zhǔn)算法中定義了兩個(gè)較大的列表。S-box和逆S-box。將S-box用于兩個(gè)應(yīng)用：字節(jié)替代和密鑰擴(kuò)展。而逆S-box則用于逆字節(jié)替代。這兩個(gè)列表是不相同的，因此必須建立兩個(gè)不同的ROM(256×8 b)，
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Virtex-6 FPGA ML605開(kāi)發(fā)評(píng)估技術(shù)方案

Virtex-6 FPGA ML605開(kāi)發(fā)評(píng)估技術(shù)方案,Virtex-6 FPGA適合用有線(xiàn)通信,無(wú)線(xiàn)基礎(chǔ)設(shè)備和廣播設(shè)備等領(lǐng)域.本文介紹了Virtex-6 FPGA主要特性,以及骨干網(wǎng)OTU-4成幀與EFEC框圖, LTE 2x2無(wú)線(xiàn)電設(shè)計(jì)框圖和支持SD/HD/3G-SDI接口的新一代交換框圖, Virtex®-6 FPGA
關(guān)鍵字：技術(shù) 方案評(píng)估開(kāi)發(fā) FPGA ML605 Virtex-6

基于CPLD的IEEE1149.1 USB下載電纜設(shè)計(jì)

引言隨著片上系統(tǒng)(SoC，SystemonChip)時(shí)代的到來(lái)，包括復(fù)雜可編程邏輯器件(CPLD，ComplexProgrammab...
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賽靈思ISE 12設(shè)計(jì)套件用智能時(shí)鐘門(mén)控技術(shù)降低動(dòng)態(tài)功耗30%

　　全球可編程平臺(tái)領(lǐng)導(dǎo)廠(chǎng)商賽靈思公司(Xilinx, Inc.)日前推出 ISE 12軟件設(shè)計(jì)套件，實(shí)現(xiàn)了具有更高設(shè)計(jì)生產(chǎn)力的功耗和成本的突破性?xún)?yōu)化。ISE 設(shè)計(jì)套件首次利用“智能”時(shí)鐘門(mén)控技術(shù)，將動(dòng)態(tài)功耗降低多達(dá) 30%。此外，該新型套件還提供了基于時(shí)序的高級(jí)設(shè)計(jì)保存功能、為即插即用設(shè)計(jì)提供符合 AMBA 4 AXI4 規(guī)范的IP支持，同時(shí)具備第四代部分重配置功能的直觀(guān)設(shè)計(jì)流程，可降低多種高性能應(yīng)用的系統(tǒng)成本。　　在為所有 Xilinx Virtex-6 和 Spartan-
關(guān)鍵字： Xilinx FPGA 軟件設(shè)計(jì)套件